JPH0865177A - 低減メモリ要件およびアドレス生成器を有する畳込みインタリーバ - Google Patents
低減メモリ要件およびアドレス生成器を有する畳込みインタリーバInfo
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 畳込みインターリーバ（１４）及びアドレス
機構が提供される。 【構成】 インタリーブするデータを、データ路３２を
介してＲＡＭ３０に入力する。データは、アドレス路４
８を介して入力されるアドレス信号に応答して、特定の
順序で、ＲＡＭ３０に書き込まれ、またそこから読み出
される。制御回路２６は、端子２４を介して入力される
クロック信号に応答し、現在アドレス指定されているセ
ルにシンボルを書き込むか、または現在アドレスされて
いるセルからシンボルを読み出すように、ＲＡＭを起動
する。ＲＡＭから読み出されたシンボルは、データ出力
路３４を介して出力される。ＲＡＭのアドレスは、セレ
クタ３６によって一度に一つづつ連続的にアクセスされ
る一連のアキュムレータ３８、４０、・・・４２によっ
て提供される。インタリーバは、最小限の分離Ｎによっ
て所望の最大限の数Ｂの連続シボルを分離するように構
成することができる。
機構が提供される。 【構成】 インタリーブするデータを、データ路３２を
介してＲＡＭ３０に入力する。データは、アドレス路４
８を介して入力されるアドレス信号に応答して、特定の
順序で、ＲＡＭ３０に書き込まれ、またそこから読み出
される。制御回路２６は、端子２４を介して入力される
クロック信号に応答し、現在アドレス指定されているセ
ルにシンボルを書き込むか、または現在アドレスされて
いるセルからシンボルを読み出すように、ＲＡＭを起動
する。ＲＡＭから読み出されたシンボルは、データ出力
路３４を介して出力される。ＲＡＭのアドレスは、セレ
クタ３６によって一度に一つづつ連続的にアクセスされ
る一連のアキュムレータ３８、４０、・・・４２によっ
て提供される。インタリーバは、最小限の分離Ｎによっ
て所望の最大限の数Ｂの連続シボルを分離するように構
成することができる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル通信に関し、
特に、ディジタル通信システムにおけるバースト誤りの
影響を低減するためのインタリーバに関する。
特に、ディジタル通信システムにおけるバースト誤りの
影響を低減するためのインタリーバに関する。
【０００２】
【従来の技術】ディジタル信号の通信は、伝送誤りの発
生頻度を低減するように設計されたシステムでさえも、
必ず伝送誤りが発生する。こうした誤りは、伝送チャネ
ルにおける雑音やその他の欠点をはじめ、よく知られた
多くの要因によって発生する。
生頻度を低減するように設計されたシステムでさえも、
必ず伝送誤りが発生する。こうした誤りは、伝送チャネ
ルにおける雑音やその他の欠点をはじめ、よく知られた
多くの要因によって発生する。
【０００３】伝送誤りに対処するために、ブロック符号
などの誤り訂正符号が開発された。ブロック符号は、Ｌ
個の出力２進シンボルへのＫ個の入力２進シンボルの写
像である。ＬはＫより大きいので、符号はパリティ・ビ
ットのように冗長性を与え、これは検出器によって使用
され、誤り検出および誤り訂正能力を与える。誤り訂正
符号の設計および実現は、技術上よく知られており、こ
の主題の考察は、Ｇ．Ｃ．クラークとＪ．Ｂ．ケイン著
「ディジタル通信の誤り訂正符号化」（G. C.Clark and
J. B. Cain, "Error-Correction Coding for Digital
Communications," Plenum Press, New York, 1981）に
見ることができる。
などの誤り訂正符号が開発された。ブロック符号は、Ｌ
個の出力２進シンボルへのＫ個の入力２進シンボルの写
像である。ＬはＫより大きいので、符号はパリティ・ビ
ットのように冗長性を与え、これは検出器によって使用
され、誤り検出および誤り訂正能力を与える。誤り訂正
符号の設計および実現は、技術上よく知られており、こ
の主題の考察は、Ｇ．Ｃ．クラークとＪ．Ｂ．ケイン著
「ディジタル通信の誤り訂正符号化」（G. C.Clark and
J. B. Cain, "Error-Correction Coding for Digital
Communications," Plenum Press, New York, 1981）に
見ることができる。
【０００４】誤り訂正符号は、それが検出および／また
は訂正できる連続誤りの数によって制限される。したが
って、比較的多数の連続誤りから成る「バースト誤り」
は、ディジタル通信システムにとって特に厄介である。
バースト誤りの問題の解決策は、伝送するデータを伝送
前にインタリーブすることによって、インタリーブされ
たデータ・シンボルの連続に影響するバースト誤りを、
シンボルが受信機でデインタリーブされるときに、分離
拡散させることである。こうして、符号器の出力シーケ
ンスを伝送する前にインタリーブし、シーケンスを復号
する前にデインタリーブすることによって、バースト誤
りは復号器の入力位置でより均等に分散される。
は訂正できる連続誤りの数によって制限される。したが
って、比較的多数の連続誤りから成る「バースト誤り」
は、ディジタル通信システムにとって特に厄介である。
バースト誤りの問題の解決策は、伝送するデータを伝送
前にインタリーブすることによって、インタリーブされ
たデータ・シンボルの連続に影響するバースト誤りを、
シンボルが受信機でデインタリーブされるときに、分離
拡散させることである。こうして、符号器の出力シーケ
ンスを伝送する前にインタリーブし、シーケンスを復号
する前にデインタリーブすることによって、バースト誤
りは復号器の入力位置でより均等に分散される。
【０００５】インタリーバは、一連のシンボルの順序を
確定的方法（deterministic manner）で再配列（または
並べ替える）する装置である。受信機でそれに対応する
デインタリーバは逆の並べ替えを適用して、伝送された
シンボルの順序を元の順序に復元する。こうしたインタ
リーバは一般に、誤り検出および訂正に使用される符号
器／復号器回路に対し外部に配置される。しかし、イン
タリーブ動作を非常に簡単な方法で内部的に適用できる
特定の復号器構造が知られている。一例としてメギット
型（Meggitt-type）復号器構造がある。
確定的方法（deterministic manner）で再配列（または
並べ替える）する装置である。受信機でそれに対応する
デインタリーバは逆の並べ替えを適用して、伝送された
シンボルの順序を元の順序に復元する。こうしたインタ
リーバは一般に、誤り検出および訂正に使用される符号
器／復号器回路に対し外部に配置される。しかし、イン
タリーブ動作を非常に簡単な方法で内部的に適用できる
特定の復号器構造が知られている。一例としてメギット
型（Meggitt-type）復号器構造がある。
【０００６】一種のインタリーバとして、インタリーブ
並べ替えが時間の周期関数である周期的インタリーバが
知られている。例として、ブロック単位のシンボルを受
け入れ、各ブロックのシンボルに対し同一並べ替えを実
行するブロック・インタリーバや、固定ブロック構造は
持たないが、半無限連続符号化シンボルに周期的並べ替
えを実行する畳込みインタリーバがある。ブロック・イ
ンタリーバは一般に符号化シンボルを受け取り、これら
をＮ行×Ｂ列の行列に列単位で書き替える。並べ替え
は、伝送前にこれらのシンボルを行列から行単位で読み
出すことから成る。こうしたインタリーバを、（Ｂ，
Ｎ）ブロック・インタリーバと呼ぶ。デインタリーバは
逆の動作を実行する。シンボルは行単位でデインタリー
バに書き込まれ、列単位で読み出される。こうしたイン
タリーバは、よく知られたディジタル技術で容易に実現
される。
並べ替えが時間の周期関数である周期的インタリーバが
知られている。例として、ブロック単位のシンボルを受
け入れ、各ブロックのシンボルに対し同一並べ替えを実
行するブロック・インタリーバや、固定ブロック構造は
持たないが、半無限連続符号化シンボルに周期的並べ替
えを実行する畳込みインタリーバがある。ブロック・イ
ンタリーバは一般に符号化シンボルを受け取り、これら
をＮ行×Ｂ列の行列に列単位で書き替える。並べ替え
は、伝送前にこれらのシンボルを行列から行単位で読み
出すことから成る。こうしたインタリーバを、（Ｂ，
Ｎ）ブロック・インタリーバと呼ぶ。デインタリーバは
逆の動作を実行する。シンボルは行単位でデインタリー
バに書き込まれ、列単位で読み出される。こうしたイン
タリーバは、よく知られたディジタル技術で容易に実現
される。
【０００７】
【発明が解決しようとする課題】畳込みインタリーバで
は、符号化シンボルは、長さが増加するB個のレジスタ
のバンクに順次シフトされる。新しい符号シンボルごと
に、コミュテータが新しいレジスタに切り替えをし、新
しい符号シンボルがシフトされる間に、そのレジスタ内
で最も古い符号シンボルが伝送チャネルに送り出され
る。入力および出力コミュテータが同期して作動する。
デインタリーバは同様の構造を持ち、逆の動作を実行す
る。適切なデインタリーブを行なうために、デインタリ
ーバのコミュテータは、インタリーバのコミュテータと
同期しなければならないことを理解されたい。このよう
なインタリーバの実現は、シフト・レジスタを用いるの
ではなく、ランダム・アクセス・メモリを用いることに
より、単にメモリ・アクセスの適切な制御を実現するだ
けで達成することができる。
は、符号化シンボルは、長さが増加するB個のレジスタ
のバンクに順次シフトされる。新しい符号シンボルごと
に、コミュテータが新しいレジスタに切り替えをし、新
しい符号シンボルがシフトされる間に、そのレジスタ内
で最も古い符号シンボルが伝送チャネルに送り出され
る。入力および出力コミュテータが同期して作動する。
デインタリーバは同様の構造を持ち、逆の動作を実行す
る。適切なデインタリーブを行なうために、デインタリ
ーバのコミュテータは、インタリーバのコミュテータと
同期しなければならないことを理解されたい。このよう
なインタリーバの実現は、シフト・レジスタを用いるの
ではなく、ランダム・アクセス・メモリを用いることに
より、単にメモリ・アクセスの適切な制御を実現するだ
けで達成することができる。
【０００８】畳込みインタリーバの最も重要な特徴は次
の通りである。
の通りである。
【０００９】１．インタリーバ入力においてＮ個未満の
シンボルによって分離された２つのシンボルに対し、イ
ンタリーバ出力における最小限の分離はＢ個のシンボル
である。
シンボルによって分離された２つのシンボルに対し、イ
ンタリーバ出力における最小限の分離はＢ個のシンボル
である。
【００１０】２．ｂ＜Ｂ個の誤りのバーストがチャネル
によって挿入された場合、デインタリーバ出力では単一
の誤りが少なくともＮ個のシンボルで分離される。
によって挿入された場合、デインタリーバ出力では単一
の誤りが少なくともＮ個のシンボルで分離される。
【００１１】３．Ｎ＋１個のシンボルの間隔を置いた単
一の誤りの周期パターンは、デインタリーバ出力ではＢ
のバースト長が生じる。
一の誤りの周期パターンは、デインタリーバ出力ではＢ
のバースト長が生じる。
【００１２】４．総エンド・ツー・エンド遅延はＮ（Ｂ
−１）個のシンボルであり、メモリ要件はインタリーバ
およびデインタリーバの両方ともＮ（Ｂ−１）／２であ
る。これは、ブロック・インタリーバ／デインタリーバ
で必要とされる遅延およびメモリの半分である。
−１）個のシンボルであり、メモリ要件はインタリーバ
およびデインタリーバの両方ともＮ（Ｂ−１）／２であ
る。これは、ブロック・インタリーバ／デインタリーバ
で必要とされる遅延およびメモリの半分である。
【００１３】パラメータＢは、バースト誤りの最大予測
長より大きい値を選択しなければならない。Ｎは、畳込
み符号の復号拘束長より大きい値が選択される。
長より大きい値を選択しなければならない。Ｎは、畳込
み符号の復号拘束長より大きい値が選択される。
【００１４】畳込みインタリーバはおよびデインタリー
バで必要なメモリは、ブロック・インタリーバのメモリ
の半分にすぎないが、実際の通信システム用にこうした
装置を実現するためには、まだかなりの量のメモリが必
要である。したがって、ランダム・アクセス・メモリ
（ＲＡＭ）で実現される畳込みインタリーバ用の効率的
なアドレス生成器を提供すると、さらに有利である。こ
れにより、インタリーバ／デインタリーバ構造を実現す
るために必要なＲＡＭの量を低減することができる。
バで必要なメモリは、ブロック・インタリーバのメモリ
の半分にすぎないが、実際の通信システム用にこうした
装置を実現するためには、まだかなりの量のメモリが必
要である。したがって、ランダム・アクセス・メモリ
（ＲＡＭ）で実現される畳込みインタリーバ用の効率的
なアドレス生成器を提供すると、さらに有利である。こ
れにより、インタリーバ／デインタリーバ構造を実現す
るために必要なＲＡＭの量を低減することができる。
【００１５】本発明は、上記の利点を備えたインタリー
バおよびデインタリーバ構造を提供する。
バおよびデインタリーバ構造を提供する。
【００１６】
【課題を解決するための手段】本発明に従って、シンボ
ルのストリームをインタリーブして、誤りを含むシンボ
ルが少なくともＮ個の介在シンボルによって相互に分離
されるように、誤りを含むＢ個の連続シンボルに分離す
る畳込みインタリーバを提供する。ストリームからのシ
ンボルを保存するために、大きさが増加していく（Ｂ−
１）個のセルのメモリ手段を構成する。セルの最初の一
つは、Ｍ個のシンボルを保存するように適応されたＭ個
の記憶位置を有する。連続するセルの各々は、その直前
の先行セルよりＭ個多いシンボルを保存するために、直
前の先行セルよりＭ個多い記憶位置を有する。ただし、
Ｍ＝Ｎ／Ｂである。ストリームから次のシンボルを、現
在アドレスされたセルにおける次のシンボル書込み位置
に書き込み、かつ、現在アドレスされたセルにおける次
のシンボル書込み位置の直後の位置からシンボルを読み
出すために、セルを連続的にアドレスするための手段を
設ける。各セル内の位置に対しては第１循環法でアクセ
スし、セル内の最後の位置の後にそのセルの最初の位置
が続くようにする。セルに対しては第２循環法でアドレ
スし、（Ｂ−１）番目のセルの後に最初のセルが続く
か、またはその逆になるようにする。次のシンボルをイ
ンタリーバ出力に直接転送するために、（Ｂ−１）番目
のセルと最初のセルとの間に、介在転送段階（interven
ing transfer stage）を設けることができる。この転送
段階は、メモリ手段におけるゼロのセル、または書込み
サイクル中に次のシンボルを入力し、次の読出しサイク
ル中にそのシンボルをすぐに出力するためのラッチによ
って構成することができる。ストリームからの各連続シ
ンボルは、連続する次のセルに書き込むか、または（Ｂ
−１）番目のセルの後で転送段階に渡すことができる。
ルのストリームをインタリーブして、誤りを含むシンボ
ルが少なくともＮ個の介在シンボルによって相互に分離
されるように、誤りを含むＢ個の連続シンボルに分離す
る畳込みインタリーバを提供する。ストリームからのシ
ンボルを保存するために、大きさが増加していく（Ｂ−
１）個のセルのメモリ手段を構成する。セルの最初の一
つは、Ｍ個のシンボルを保存するように適応されたＭ個
の記憶位置を有する。連続するセルの各々は、その直前
の先行セルよりＭ個多いシンボルを保存するために、直
前の先行セルよりＭ個多い記憶位置を有する。ただし、
Ｍ＝Ｎ／Ｂである。ストリームから次のシンボルを、現
在アドレスされたセルにおける次のシンボル書込み位置
に書き込み、かつ、現在アドレスされたセルにおける次
のシンボル書込み位置の直後の位置からシンボルを読み
出すために、セルを連続的にアドレスするための手段を
設ける。各セル内の位置に対しては第１循環法でアクセ
スし、セル内の最後の位置の後にそのセルの最初の位置
が続くようにする。セルに対しては第２循環法でアドレ
スし、（Ｂ−１）番目のセルの後に最初のセルが続く
か、またはその逆になるようにする。次のシンボルをイ
ンタリーバ出力に直接転送するために、（Ｂ−１）番目
のセルと最初のセルとの間に、介在転送段階（interven
ing transfer stage）を設けることができる。この転送
段階は、メモリ手段におけるゼロのセル、または書込み
サイクル中に次のシンボルを入力し、次の読出しサイク
ル中にそのシンボルをすぐに出力するためのラッチによ
って構成することができる。ストリームからの各連続シ
ンボルは、連続する次のセルに書き込むか、または（Ｂ
−１）番目のセルの後で転送段階に渡すことができる。
【００１７】アドレス手段は、それぞれが（Ｂ−１）個
のセルのうちの異なる一つのセルに結合された（Ｂ−
１）個のアキュムレータによって構成することができ
る。アキュムレータのそれぞれを、それに結合されたセ
ルの開始位置と共に初期化するための手段を設ける。ア
キュムレータは、それに結合されたセルにシンボルが書
き込まれた後、そのセル内の次の位置をアドレスするよ
うに増分される。増分手段は、第１循環法でセル内の記
憶位置にアクセスするように適応する。セルを第２循環
手段でアドレスするために、アキュムレータをメモリ手
段のアドレス・ポートに順次接続するための手段を設け
る。
のセルのうちの異なる一つのセルに結合された（Ｂ−
１）個のアキュムレータによって構成することができ
る。アキュムレータのそれぞれを、それに結合されたセ
ルの開始位置と共に初期化するための手段を設ける。ア
キュムレータは、それに結合されたセルにシンボルが書
き込まれた後、そのセル内の次の位置をアドレスするよ
うに増分される。増分手段は、第１循環法でセル内の記
憶位置にアクセスするように適応する。セルを第２循環
手段でアドレスするために、アキュムレータをメモリ手
段のアドレス・ポートに順次接続するための手段を設け
る。
【００１８】メモリ手段は、アドレス・ポートの他に書
込み制御および読出し制御を有するランダム・アクセス
・メモリによって構成することができる。このような実
施例において、インタリーバはさらに、データ・ストリ
ームの次のシンボルを、アキュムレータによって指定さ
れたセルおよびセル位置に書き込むことができるよう
に、アキュムレータがアドレス・ポートに最初に接続さ
れたときに書込み制御を起動するための制御手段によっ
て構成される。この制御手段は、アキュムレータが次の
セル位置に増分されたときに、シンボルを次のセル位置
から読み出すことができるように、読出し制御を起動す
る。
込み制御および読出し制御を有するランダム・アクセス
・メモリによって構成することができる。このような実
施例において、インタリーバはさらに、データ・ストリ
ームの次のシンボルを、アキュムレータによって指定さ
れたセルおよびセル位置に書き込むことができるよう
に、アキュムレータがアドレス・ポートに最初に接続さ
れたときに書込み制御を起動するための制御手段によっ
て構成される。この制御手段は、アキュムレータが次の
セル位置に増分されたときに、シンボルを次のセル位置
から読み出すことができるように、読出し制御を起動す
る。
【００１９】本発明はまた、（Ｂ，Ｎ）畳込みインタリ
ーバまたはデインタリーバ用のアドレス生成器を提供す
る。ここで、Ｂは、インタリーバによって分離できるバ
ースト誤りを含む最大の連続シンボル数であり、Ｎはイ
ンタリーバによって誤りの間に挿入される最小限の分離
である。アドレス生成器は、順次増大する長さを持つ
（Ｂ−１）個のインタリーバまたはデインタリーバのセ
ルの中の異なる一つのセルにそれぞれ結合された（Ｂ−
１）個のアキュムレータから成る。各々のアキュムレー
タを、そのアキュムレータに結合されたセルの第１の記
憶位置を指定する開始アドレスで初期化する手段を設け
る。各アキュムレータは、アキュムレータに結合された
セルにシンボルが書き込まれた後、次のセル位置アドレ
スに増分される。次のセル位置アドレスは第１循環法で
提供され、セルの最後の位置の後、そのセルの最初の位
置がアドレス指定される。セルを第２循環法でアドレス
し、（Ｂ−１）番目のセルの後に最初のセルが続くか、
またはその逆となるように、アキュムレータを接続する
手段を設ける。次のシンボルをインタリーバ（またはデ
インタリーバ）の出力に直接転送するために、（Ｂ−
１）番目のセルと最初のセルとの間に介在転送段階を設
けることができる。ストリームからの各連続シンボル
は、連続セルの次の一つに書き込まれるか、または（Ｂ
−１）番目のセルの後で転送段階に渡される。
ーバまたはデインタリーバ用のアドレス生成器を提供す
る。ここで、Ｂは、インタリーバによって分離できるバ
ースト誤りを含む最大の連続シンボル数であり、Ｎはイ
ンタリーバによって誤りの間に挿入される最小限の分離
である。アドレス生成器は、順次増大する長さを持つ
（Ｂ−１）個のインタリーバまたはデインタリーバのセ
ルの中の異なる一つのセルにそれぞれ結合された（Ｂ−
１）個のアキュムレータから成る。各々のアキュムレー
タを、そのアキュムレータに結合されたセルの第１の記
憶位置を指定する開始アドレスで初期化する手段を設け
る。各アキュムレータは、アキュムレータに結合された
セルにシンボルが書き込まれた後、次のセル位置アドレ
スに増分される。次のセル位置アドレスは第１循環法で
提供され、セルの最後の位置の後、そのセルの最初の位
置がアドレス指定される。セルを第２循環法でアドレス
し、（Ｂ−１）番目のセルの後に最初のセルが続くか、
またはその逆となるように、アキュムレータを接続する
手段を設ける。次のシンボルをインタリーバ（またはデ
インタリーバ）の出力に直接転送するために、（Ｂ−
１）番目のセルと最初のセルとの間に介在転送段階を設
けることができる。ストリームからの各連続シンボル
は、連続セルの次の一つに書き込まれるか、または（Ｂ
−１）番目のセルの後で転送段階に渡される。
【００２０】データ・ストリームの次のシンボルをアキ
ュムレータによって指定されたセルおよびセル位置に書
き込むことができるように、セルをアドレスするために
アキュムレータが最初に結合されたときに、インタリー
バまたはデインタリーバのセルの書込み制御入力を起動
するために、アドレス生成器の制御手段を設ける。この
制御手段は、シンボルを次のセル位置から読み出すこと
ができるようにアキュムレータが次のセル位置に増分さ
れたときに、インタリーバまたはデインタリーバの読出
し制御入力をも起動する。
ュムレータによって指定されたセルおよびセル位置に書
き込むことができるように、セルをアドレスするために
アキュムレータが最初に結合されたときに、インタリー
バまたはデインタリーバのセルの書込み制御入力を起動
するために、アドレス生成器の制御手段を設ける。この
制御手段は、シンボルを次のセル位置から読み出すこと
ができるようにアキュムレータが次のセル位置に増分さ
れたときに、インタリーバまたはデインタリーバの読出
し制御入力をも起動する。
【００２１】本発明はさらに、少なくともＮ個の介在シ
ンボルによってインタリーブされたデータ・ストリーム
で相互に分離されるＢ個の連続シンボルの集合を再構築
するための畳込みデインタリーバを提供する。インタリ
ーブされたデータ・ストリームからのシンボルを記憶す
るために、増大する大きさを持つ（Ｂ−１）個のセルを
持つメモリ手段を構成する。セルの最初の一つは、Ｍ個
のシンボルを保存するように適応されたＭ個の記憶位置
を有する。連続する各々のセルは、直前の先行セルより
Ｍ個多いシンボルを保存するために、直前の先行セルよ
りＭ個多い記憶位置を持つ。ただし、Ｍ＝Ｎ／Ｂであ
る。インタリーブされたデータ・ストリームからの次の
シンボルを、現在アドレス指定されたセル内の次のシン
ボル書込み位置に書き込み、かつ現在アドレスされたセ
ル内の次のシンボル書き込み位置の直後の位置からシン
ボルを読み出すために、セルを連続的にアドレスする手
段を設ける。位置に対しては第１循環法でアクセスし、
セル内の最後の位置の後にそのセルの最初の位置が続く
ようにする。セルに対しては第２循環法でアドレスし、
（Ｂ−１）番目のセルの後に最初のセルが続くか、また
はその逆となるようにする。次のシンボルをデインタリ
ーバ出力に直接転送するために、（Ｂ−１）番目のセル
と最初のセルとの間に、介在転送段階を設けることがで
きる。インタリーブされたデータ・ストリームからの各
連続シンボルは、次の連続セルに書き込まれるか、また
は（Ｂ−１）番目のセルの後で転送段階に渡される。デ
インタリーバのアドレス指定手段は、インタリーバの場
合について先に説明したものと基本的に同一とすること
ができる。
ンボルによってインタリーブされたデータ・ストリーム
で相互に分離されるＢ個の連続シンボルの集合を再構築
するための畳込みデインタリーバを提供する。インタリ
ーブされたデータ・ストリームからのシンボルを記憶す
るために、増大する大きさを持つ（Ｂ−１）個のセルを
持つメモリ手段を構成する。セルの最初の一つは、Ｍ個
のシンボルを保存するように適応されたＭ個の記憶位置
を有する。連続する各々のセルは、直前の先行セルより
Ｍ個多いシンボルを保存するために、直前の先行セルよ
りＭ個多い記憶位置を持つ。ただし、Ｍ＝Ｎ／Ｂであ
る。インタリーブされたデータ・ストリームからの次の
シンボルを、現在アドレス指定されたセル内の次のシン
ボル書込み位置に書き込み、かつ現在アドレスされたセ
ル内の次のシンボル書き込み位置の直後の位置からシン
ボルを読み出すために、セルを連続的にアドレスする手
段を設ける。位置に対しては第１循環法でアクセスし、
セル内の最後の位置の後にそのセルの最初の位置が続く
ようにする。セルに対しては第２循環法でアドレスし、
（Ｂ−１）番目のセルの後に最初のセルが続くか、また
はその逆となるようにする。次のシンボルをデインタリ
ーバ出力に直接転送するために、（Ｂ−１）番目のセル
と最初のセルとの間に、介在転送段階を設けることがで
きる。インタリーブされたデータ・ストリームからの各
連続シンボルは、次の連続セルに書き込まれるか、また
は（Ｂ−１）番目のセルの後で転送段階に渡される。デ
インタリーバのアドレス指定手段は、インタリーバの場
合について先に説明したものと基本的に同一とすること
ができる。
【００２２】
【実施例】本発明は、シンボル・ストリームをインタリ
ーブして、誤りを含むシンボルが少なくともＮ個の介在
シンボルによって相互に分離するように、誤りを含む最
大Ｂ個の連続シンボルを分離する際に使用する畳込みイ
ンタリーバおよびデインタリーバを提供する。本発明を
ＲＡＭ内に実現するが、当業者にはよく理解されるよう
に、様々なその他の種類のメモリを代わりに使用するこ
ともできる。連続シンボルが書き込まれ、かつその後読
み出される個々のメモリ・セルにアクセスするために、
新規のアドレス生成器を提供する。
ーブして、誤りを含むシンボルが少なくともＮ個の介在
シンボルによって相互に分離するように、誤りを含む最
大Ｂ個の連続シンボルを分離する際に使用する畳込みイ
ンタリーバおよびデインタリーバを提供する。本発明を
ＲＡＭ内に実現するが、当業者にはよく理解されるよう
に、様々なその他の種類のメモリを代わりに使用するこ
ともできる。連続シンボルが書き込まれ、かつその後読
み出される個々のメモリ・セルにアクセスするために、
新規のアドレス生成器を提供する。
【００２３】図１は、通信システムにおけるインタリー
バおよびデインタリーバの一般概念を示す。連続「シン
ボル」の形で伝送されるデータが、端子１０を介して符
号器１２に入力される。符号器は、従来の方法で（例え
ば、誤り検出および訂正のために）シンボルを符号化す
る。符号化されたシンボルは次に、外部インタリーバ１
４に入力され、ここでシンボルの順序が確定的に再配列
される。符号化され、インタリーブされたシンボルは次
に、伝送チャネルを介して伝送される。シンボル・スト
リームは、伝送チャネル内で様々な雑音や歪みを受ける
ことが予想され、その結果シンボル・データに誤りが生
じる。
バおよびデインタリーバの一般概念を示す。連続「シン
ボル」の形で伝送されるデータが、端子１０を介して符
号器１２に入力される。符号器は、従来の方法で（例え
ば、誤り検出および訂正のために）シンボルを符号化す
る。符号化されたシンボルは次に、外部インタリーバ１
４に入力され、ここでシンボルの順序が確定的に再配列
される。符号化され、インタリーブされたシンボルは次
に、伝送チャネルを介して伝送される。シンボル・スト
リームは、伝送チャネル内で様々な雑音や歪みを受ける
ことが予想され、その結果シンボル・データに誤りが生
じる。
【００２４】データ・ストリーム内のランダムで間欠的
な誤りは、よく知られた誤り検出および訂正機構を用い
て、通常容易に訂正される。これは、伝送データにパリ
ティ・ビットを追加するような簡単な機構によって提供
することもでき、あるいは例えば内部トレリス符号およ
び外部リード・ソロモン符号を用いた縦続構成として設
けることのできる畳込み符号化のようなより高度な符号
化機構によって提供することもできる。多数の隣接シン
ボルに影響を及ぼすバースト誤りから復元することは、
より困難である。端子１８から伝送チャネルへのこうし
たバースト誤りの導入を模式的に示す。
な誤りは、よく知られた誤り検出および訂正機構を用い
て、通常容易に訂正される。これは、伝送データにパリ
ティ・ビットを追加するような簡単な機構によって提供
することもでき、あるいは例えば内部トレリス符号およ
び外部リード・ソロモン符号を用いた縦続構成として設
けることのできる畳込み符号化のようなより高度な符号
化機構によって提供することもできる。多数の隣接シン
ボルに影響を及ぼすバースト誤りから復元することは、
より困難である。端子１８から伝送チャネルへのこうし
たバースト誤りの導入を模式的に示す。
【００２５】受信機にはデインタリーバ２０が配置さ
れ、シンボルの順序を元の順序に復元するために、イン
タリーバによって適用された並べ替えの逆が実行され
る。こうして、デインタリーバ２０から復号器２２に出
力されるデータ・ストリームは、シンボルが最初端子１
０に入力されたときと同じ順序でシンボルを搬送する。
このようにシンボルをインタリーブおよびデインタリー
ブすることによって、伝送チャネルによって導入された
バースト誤りは分離されるので、隣接シンボルが誤りを
含む可能性が低減する。これにより、誤り訂正アルゴリ
ズムがより高い性能を発揮することができる。復号器２
２は、符号器１２によって符号化されたシンボルを復号
し、データが最初に入力されたときと実質的に同じ形で
データを出力する。
れ、シンボルの順序を元の順序に復元するために、イン
タリーバによって適用された並べ替えの逆が実行され
る。こうして、デインタリーバ２０から復号器２２に出
力されるデータ・ストリームは、シンボルが最初端子１
０に入力されたときと同じ順序でシンボルを搬送する。
このようにシンボルをインタリーブおよびデインタリー
ブすることによって、伝送チャネルによって導入された
バースト誤りは分離されるので、隣接シンボルが誤りを
含む可能性が低減する。これにより、誤り訂正アルゴリ
ズムがより高い性能を発揮することができる。復号器２
２は、符号器１２によって符号化されたシンボルを復号
し、データが最初に入力されたときと実質的に同じ形で
データを出力する。
【００２６】図６は、畳込みインタリーバ／デインタリ
ーバの先行技術のシフト・レジスタの実現を示す。デー
タは、コミュテータ１０４を介してインタリーバ１００
に入力される。インタリーバは、転送段階１０６および
その後に続く増大する長さを持つ（Ｂ−１）個のレジス
タ１０８、１１０、・・・１１２の列（レジスタ・バン
ク）から成る。新しい符号シンボルのたびに、コミュテ
ータ１０４は新しいレジスタに切り替わり、新しい符号
シンボルがシフトされ、その間にそのレジスタの最も古
い符号シンボルがチャネルに送り出される。コミュテー
タが転送段階１０６に接続されると、入力符号シンボル
はインタリーバの出力に直接転送される。出力コミュテ
ータ１１４は、入力コミュテータ１０４と同期して切り
替わる。
ーバの先行技術のシフト・レジスタの実現を示す。デー
タは、コミュテータ１０４を介してインタリーバ１００
に入力される。インタリーバは、転送段階１０６および
その後に続く増大する長さを持つ（Ｂ−１）個のレジス
タ１０８、１１０、・・・１１２の列（レジスタ・バン
ク）から成る。新しい符号シンボルのたびに、コミュテ
ータ１０４は新しいレジスタに切り替わり、新しい符号
シンボルがシフトされ、その間にそのレジスタの最も古
い符号シンボルがチャネルに送り出される。コミュテー
タが転送段階１０６に接続されると、入力符号シンボル
はインタリーバの出力に直接転送される。出力コミュテ
ータ１１４は、入力コミュテータ１０４と同期して切り
替わる。
【００２７】データは、バースト誤りを導入するチャネ
ル１１６を介して伝送された後、コミュテータ１１８を
介してデインタリーバ１０２に入力される。デインタリ
ーバは、インタリーバ１００と逆の動作を実行する。
（Ｂ−１）個のレジスタの列および転送段階１２８は、
データの入力および出力のために順次アクセスされる。
コミュテータ１３０を介してデインタリーバ１０２から
データが出力される。適切なデインタリーブのために
は、デインタリーバのコミュテータがインタリーバのコ
ミュテータと同期しなければならないことに注意された
い。こうしたインタリーバおよびデインタリーバの実際
の実現は、シフト・レジスタを使用するのではなく、ラ
ンダム・アクセス・メモリを使用し、単にメモリ・アク
セスの適切な制御を実現するだけで達成することができ
る。
ル１１６を介して伝送された後、コミュテータ１１８を
介してデインタリーバ１０２に入力される。デインタリ
ーバは、インタリーバ１００と逆の動作を実行する。
（Ｂ−１）個のレジスタの列および転送段階１２８は、
データの入力および出力のために順次アクセスされる。
コミュテータ１３０を介してデインタリーバ１０２から
データが出力される。適切なデインタリーブのために
は、デインタリーバのコミュテータがインタリーバのコ
ミュテータと同期しなければならないことに注意された
い。こうしたインタリーバおよびデインタリーバの実際
の実現は、シフト・レジスタを使用するのではなく、ラ
ンダム・アクセス・メモリを使用し、単にメモリ・アク
セスの適切な制御を実現するだけで達成することができ
る。
【００２８】図２は、所用メモリ容量が先行技術の装置
より少なくてすむ、本発明によるインタリーバまたはデ
インタリーバ構造をブロック図として示す。図２に示す
実施例は、ランダム・アクセス・メモリ（ＲＡＭ）の実
現である。当業者は、本発明の発明概念から逸脱するこ
となく、図示したＲＡＭ構造の代わりに他のメモリ構造
を使用できることを理解されよう。図２の実施例では、
インタリーブするデータを、データ路３２を介してＲＡ
Ｍ３０に入力する。データは、アドレス路４８を介して
入力されるアドレス信号に応答して、特定の順序で、Ｒ
ＡＭ３０に書き込まれ、またそこから読み出される。制
御回路２６は、端子２４を介して入力されるクロック信
号に応答し、現在アドレス指定されているセルにシンボ
ルを書き込むか、または現在アドレスされているセルか
らシンボルを読み出すように、ＲＡＭを起動する。ＲＡ
Ｍから読み出されたシンボルは、データ出力路３４を介
して出力される。
より少なくてすむ、本発明によるインタリーバまたはデ
インタリーバ構造をブロック図として示す。図２に示す
実施例は、ランダム・アクセス・メモリ（ＲＡＭ）の実
現である。当業者は、本発明の発明概念から逸脱するこ
となく、図示したＲＡＭ構造の代わりに他のメモリ構造
を使用できることを理解されよう。図２の実施例では、
インタリーブするデータを、データ路３２を介してＲＡ
Ｍ３０に入力する。データは、アドレス路４８を介して
入力されるアドレス信号に応答して、特定の順序で、Ｒ
ＡＭ３０に書き込まれ、またそこから読み出される。制
御回路２６は、端子２４を介して入力されるクロック信
号に応答し、現在アドレス指定されているセルにシンボ
ルを書き込むか、または現在アドレスされているセルか
らシンボルを読み出すように、ＲＡＭを起動する。ＲＡ
Ｍから読み出されたシンボルは、データ出力路３４を介
して出力される。
【００２９】ＲＡＭのアドレスは、セレクタ３６によっ
て一度に一つづつ連続的にアクセスされる一連のアキュ
ムレータ３８、４０、・・・４２によって提供される。
インタリーバは、最小限の分離Ｎによって所望の最大限
の数Ｂの連続シンボルを分離するように構成することが
できる。例えば、通信システムにおけるバースト誤りを
含む連続シンボルの最大個数が３２となると予想され、
使用する誤り訂正機構が１２８個のシンボルから１つの
誤りを訂正することができる場合、Ｂ＝３２、Ｎ＝１２
８のインタリーバを設けることができる。
て一度に一つづつ連続的にアクセスされる一連のアキュ
ムレータ３８、４０、・・・４２によって提供される。
インタリーバは、最小限の分離Ｎによって所望の最大限
の数Ｂの連続シンボルを分離するように構成することが
できる。例えば、通信システムにおけるバースト誤りを
含む連続シンボルの最大個数が３２となると予想され、
使用する誤り訂正機構が１２８個のシンボルから１つの
誤りを訂正することができる場合、Ｂ＝３２、Ｎ＝１２
８のインタリーバを設けることができる。
【００３０】本発明に従ってこうしたインタリーバを設
ける場合、ＲＡＭ３０で漸次増大する長さを持つ（Ｂ−
１）個のインタリーバ・セルのうちの異なる一つにそれ
ぞれ結合された、（Ｂ−１）個のアキュムレータ（３
８、４０、・・・４２）を設ける。アキュムレータは、
それぞれ端子３９、４１、・・・４３を介して、アキュ
ムレータに結合されたＲＡＭ３０のセルの最初の記憶位
置を指定する開始アドレスに初期化される。アキュムレ
ータが最初に選択されたときにアキュムレータに結合さ
れたセルにシンボルが書き込まれた後、アキュムレータ
をＲＡＭ内の次のセル位置アドレスに増分するために、
セレクタ３６の端子４６に入力されたクロック信号（Ｃ
ＬＫ Ｂ）は、アキュムレータがセレクタによって選択
されたときに各アキュムレータに結合される。こうし
て、例えば、セレクタ３６が、セレクタの端子４４に入
力されたクロック・パルス（ＣＬＫ Ａ）に応答してア
キュムレータ３８を最初に選択したときに、アキュムレ
ータが設定されたアドレスが線４７、４８を介してＲＡ
Ｍ３０に出力され、それと同時に、データ路３２を介し
て入力される次のシンボルをＲＡＭに書き込むように、
制御２６からＲＡＭに指示される。シンボルは、アキュ
ムレータ３８から出力されるアドレスによって設定され
た適切な位置に書き込まれ、次にＣＬＫ Ｂが到着し
て、アキュムレータ３８は次のアドレスに増分される。
このアドレスも線４７、４８を通じてＲＡＭ３０のアド
レス・ポートに接続され、同時に端子２４に入力される
次のクロック・パルスにより、制御２６はＲＡＭ３０を
起動して、新しくアドレスされたＲＡＭ位置に保存され
たシンボルを、データ出力路３４を介して出力させる。
ける場合、ＲＡＭ３０で漸次増大する長さを持つ（Ｂ−
１）個のインタリーバ・セルのうちの異なる一つにそれ
ぞれ結合された、（Ｂ−１）個のアキュムレータ（３
８、４０、・・・４２）を設ける。アキュムレータは、
それぞれ端子３９、４１、・・・４３を介して、アキュ
ムレータに結合されたＲＡＭ３０のセルの最初の記憶位
置を指定する開始アドレスに初期化される。アキュムレ
ータが最初に選択されたときにアキュムレータに結合さ
れたセルにシンボルが書き込まれた後、アキュムレータ
をＲＡＭ内の次のセル位置アドレスに増分するために、
セレクタ３６の端子４６に入力されたクロック信号（Ｃ
ＬＫ Ｂ）は、アキュムレータがセレクタによって選択
されたときに各アキュムレータに結合される。こうし
て、例えば、セレクタ３６が、セレクタの端子４４に入
力されたクロック・パルス（ＣＬＫ Ａ）に応答してア
キュムレータ３８を最初に選択したときに、アキュムレ
ータが設定されたアドレスが線４７、４８を介してＲＡ
Ｍ３０に出力され、それと同時に、データ路３２を介し
て入力される次のシンボルをＲＡＭに書き込むように、
制御２６からＲＡＭに指示される。シンボルは、アキュ
ムレータ３８から出力されるアドレスによって設定され
た適切な位置に書き込まれ、次にＣＬＫ Ｂが到着し
て、アキュムレータ３８は次のアドレスに増分される。
このアドレスも線４７、４８を通じてＲＡＭ３０のアド
レス・ポートに接続され、同時に端子２４に入力される
次のクロック・パルスにより、制御２６はＲＡＭ３０を
起動して、新しくアドレスされたＲＡＭ位置に保存され
たシンボルを、データ出力路３４を介して出力させる。
【００３１】各クロックを図３に示す。システム・クロ
ック５０は、端子２４を介して回路２６を制御するため
に入力される一連のパルスから成る。クロック５２（Ｃ
ＬＫＡ）は、システム・クロック５０のパルスの２分の
１のパルスから成り、前のアキュムレータが書込みアド
レスおよび読出しアドレスの両方をＲＡＭ３０に提供し
た後、次の連続アキュムレータを選択するために、セレ
クタの端子４４に入力される。クロック５４（ＣＬＫ
Ｂ）はクロック５２の相補クロックであり、アキュムレ
ータが最初に選択されたときにアキュムレータの出力に
存在したアドレスが、ＲＡＭ３０をアドレスしてそこに
シンボルを書き込むために使用された後、現在選択され
たアキュムレータを増分して、次のアドレスを読出しア
ドレスとして提供する。
ック５０は、端子２４を介して回路２６を制御するため
に入力される一連のパルスから成る。クロック５２（Ｃ
ＬＫＡ）は、システム・クロック５０のパルスの２分の
１のパルスから成り、前のアキュムレータが書込みアド
レスおよび読出しアドレスの両方をＲＡＭ３０に提供し
た後、次の連続アキュムレータを選択するために、セレ
クタの端子４４に入力される。クロック５４（ＣＬＫ
Ｂ）はクロック５２の相補クロックであり、アキュムレ
ータが最初に選択されたときにアキュムレータの出力に
存在したアドレスが、ＲＡＭ３０をアドレスしてそこに
シンボルを書き込むために使用された後、現在選択され
たアキュムレータを増分して、次のアドレスを読出しア
ドレスとして提供する。
【００３２】各アキュムレータによって提供されるセル
位置のアドレスは、第１循環法で出力され、ＲＡＭセル
における最初の位置が、そのセルの最後の位置の後にア
ドレスされる。アキュムレータは、第２循環法でセルを
アドレスするために結合され、（Ｂ−１）番目のセルの
後に転送段階等価物つまり図６の転送段階１０６が続
き、その後に第１のＲＡＭセルが続く。転送段階はＲＡ
Ｍ内で実現することができ、その場合、それは以下で
「セル０」と呼ぶＲＡＭセルから成ることを理解された
い。この方法により、データ路３２を介して入力される
データ・ストリームからの各連続シンボルは、ＲＡＭセ
ルにおける次の連続セルに書き込まれる。第２循環順序
は逆に、最初のセル（または転送段階）の後に（Ｂ−
１）番目のセルが続くようにすることができる。例え
ば、デインタリーバは、インタリーバと逆の順序で循環
することができる。
位置のアドレスは、第１循環法で出力され、ＲＡＭセル
における最初の位置が、そのセルの最後の位置の後にア
ドレスされる。アキュムレータは、第２循環法でセルを
アドレスするために結合され、（Ｂ−１）番目のセルの
後に転送段階等価物つまり図６の転送段階１０６が続
き、その後に第１のＲＡＭセルが続く。転送段階はＲＡ
Ｍ内で実現することができ、その場合、それは以下で
「セル０」と呼ぶＲＡＭセルから成ることを理解された
い。この方法により、データ路３２を介して入力される
データ・ストリームからの各連続シンボルは、ＲＡＭセ
ルにおける次の連続セルに書き込まれる。第２循環順序
は逆に、最初のセル（または転送段階）の後に（Ｂ−
１）番目のセルが続くようにすることができる。例え
ば、デインタリーバは、インタリーバと逆の順序で循環
することができる。
【００３３】連続シンボルをＲＡＭに書き込み、インタ
リーブされたシンボルをそこから読み出すために使用さ
れるアドレス・シーケンスを、図４に模式的に図示す
る。この図で分かるように、ＲＡＭ３０は多数の記憶位
置６０から成る。各記憶場所は、一意のディジタル・ア
ドレス（例えば、セル１の最初の記憶位置は0000 00000
000）によって、データを記憶場所に保存したり、そこ
からデータを読み出すためにアクセスすることができ
る。記憶位置６０は多数のセルに分割される。図４で、
セル間の分割は矢印６１、６２、６４、６６、６８によ
って示される。矢印７０は、インタリーバ構造で使用さ
れる最後のセル（セル（Ｂ−１））の最後を示す。
リーブされたシンボルをそこから読み出すために使用さ
れるアドレス・シーケンスを、図４に模式的に図示す
る。この図で分かるように、ＲＡＭ３０は多数の記憶位
置６０から成る。各記憶場所は、一意のディジタル・ア
ドレス（例えば、セル１の最初の記憶位置は0000 00000
000）によって、データを記憶場所に保存したり、そこ
からデータを読み出すためにアクセスすることができ
る。記憶位置６０は多数のセルに分割される。図４で、
セル間の分割は矢印６１、６２、６４、６６、６８によ
って示される。矢印７０は、インタリーバ構造で使用さ
れる最後のセル（セル（Ｂ−１））の最後を示す。
【００３４】本発明に従って、セルは増大する大きさを
持つ。したがって、各々の連続セルは、その直前の先行
セルより多くの記憶位置を持つ。図４に示す例では、
（Ｂ，Ｎ）畳込みインタリーバが設けられている。ここ
で、Ｂ＝３２、Ｎ＝１２８である。セル０より後の各記
憶セルには、先行する記憶セルより４つ多い記憶位置を
含む（Ｍ＝４）。こうして、図に示すように、セル０は
１つの記憶位置を含み、セル１は４つの４つの記憶位置
を含み、セル２は８つの記憶位置を含み、セル３は１２
の記憶位置を含む、等々。３１番目のセル（セル（Ｂ−
１））は、アドレス111100000110（１０進数の３８４
６）から始まり、アドレス111101111111（１０進数の３
９６８）で終わる１２４の記憶位置を含む。各連続セル
が先行セルより多いセルの数Ｍは、Ｎ／Ｂに等しい。し
たがって、上記の例では、Ｍ＝（１２８／３２）＝４と
なる。
持つ。したがって、各々の連続セルは、その直前の先行
セルより多くの記憶位置を持つ。図４に示す例では、
（Ｂ，Ｎ）畳込みインタリーバが設けられている。ここ
で、Ｂ＝３２、Ｎ＝１２８である。セル０より後の各記
憶セルには、先行する記憶セルより４つ多い記憶位置を
含む（Ｍ＝４）。こうして、図に示すように、セル０は
１つの記憶位置を含み、セル１は４つの４つの記憶位置
を含み、セル２は８つの記憶位置を含み、セル３は１２
の記憶位置を含む、等々。３１番目のセル（セル（Ｂ−
１））は、アドレス111100000110（１０進数の３８４
６）から始まり、アドレス111101111111（１０進数の３
９６８）で終わる１２４の記憶位置を含む。各連続セル
が先行セルより多いセルの数Ｍは、Ｎ／Ｂに等しい。し
たがって、上記の例では、Ｍ＝（１２８／３２）＝４と
なる。
【００３５】各入力シンボルがＮ個の介在シンボルによ
ってその隣接入力シンボルから分離される適切なインタ
リーブ機能を果たすために、各セル内の記憶位置を第１
循環法でアドレスし、（Ｂ−１）個のセルの集合を第２
循環法でアドレスする。特に、各セル内の記憶場所は連
続順序でアクセスし、セル内の最後の記憶位置の後にそ
のセルの最初の記憶位置を続ける。これを図４に矢印７
２、７４、７６、７８で示す。セル１に関連して、セル
位置６０は、アドレス00000000 0000から始まり、アド
レス0000 0000 0011で終わるアドレスで指定される。セ
ル１の４番目の位置（つまり、アドレス0000 0000 001
1）が書き込まれた後、アドレスされる次の位置は、セ
ル１の最初の位置（アドレス0000 0000 0000）である。
ってその隣接入力シンボルから分離される適切なインタ
リーブ機能を果たすために、各セル内の記憶位置を第１
循環法でアドレスし、（Ｂ−１）個のセルの集合を第２
循環法でアドレスする。特に、各セル内の記憶場所は連
続順序でアクセスし、セル内の最後の記憶位置の後にそ
のセルの最初の記憶位置を続ける。これを図４に矢印７
２、７４、７６、７８で示す。セル１に関連して、セル
位置６０は、アドレス00000000 0000から始まり、アド
レス0000 0000 0011で終わるアドレスで指定される。セ
ル１の４番目の位置（つまり、アドレス0000 0000 001
1）が書き込まれた後、アドレスされる次の位置は、セ
ル１の最初の位置（アドレス0000 0000 0000）である。
【００３６】各セル内で、データは最初に一つのセル位
置に書き込まれ、その後、次の連続セル位置から読み出
される。これは、図２および図３に関連して先に述べた
ように、ＣＬＫ Ｂによってアキュムレータを増分する
ことによって達成される。セルが入力シンボルをそこに
書き込まれ、そこから保存されたシンボルを読み出され
た後、次の連続セルがアドレスされ、その対応するアキ
ュムレータによって指定された位置に次のシンボルが書
き込まれ、そのセルの次の連続記憶位置から保存された
シンボルが読み出される。このように、書込み／読出し
動作は、セル０（転送段階）からセル１、セル２、セル
３へと進み、最後にセル（Ｂ−１）に進む。セル（Ｂ−
１）に入力シンボルが保存され、そこからシンボルが読
み出された後、動作は矢印８０で示すようにセル０に戻
る。セル０は単純な転送セルであり、その入力からその
出力に遅延なくデータを転送するだけであり、第１イン
タリーバ段階を形成する。セル０は、図４にxxxx xxxx
xxxxと指定された一意のアドレスによってアドレス指定
される。セル０によって入力シンボルが転送された後
（つまり、このセルに書き込まれ、かつ読み出された
後）、先に述べた通り、動作はセル１に続く。
置に書き込まれ、その後、次の連続セル位置から読み出
される。これは、図２および図３に関連して先に述べた
ように、ＣＬＫ Ｂによってアキュムレータを増分する
ことによって達成される。セルが入力シンボルをそこに
書き込まれ、そこから保存されたシンボルを読み出され
た後、次の連続セルがアドレスされ、その対応するアキ
ュムレータによって指定された位置に次のシンボルが書
き込まれ、そのセルの次の連続記憶位置から保存された
シンボルが読み出される。このように、書込み／読出し
動作は、セル０（転送段階）からセル１、セル２、セル
３へと進み、最後にセル（Ｂ−１）に進む。セル（Ｂ−
１）に入力シンボルが保存され、そこからシンボルが読
み出された後、動作は矢印８０で示すようにセル０に戻
る。セル０は単純な転送セルであり、その入力からその
出力に遅延なくデータを転送するだけであり、第１イン
タリーバ段階を形成する。セル０は、図４にxxxx xxxx
xxxxと指定された一意のアドレスによってアドレス指定
される。セル０によって入力シンボルが転送された後
（つまり、このセルに書き込まれ、かつ読み出された
後）、先に述べた通り、動作はセル１に続く。
【００３７】図５は、図４に関連して今説明した動作に
より、ＲＡＭに入力されたシンボルのインタリーブ（ま
たはデインタリーブ）がどのように行なわれるかを示
す。図５は、ＲＡＭ内にセルを３つ設けただけの簡単な
例を示す。各セルは、先行セルより３つ多い記憶場所を
含む。したがって、セル１は３つの記憶場所９２ａ〜ｃ
を含み、セル２は６つの記憶場所９４ａ〜ｆを含み、セ
ル３は９つの記憶場所９６ａ〜ｉを含む。インタリーバ
を最初に起動すると、適切なインタリーブ出力が始まる
前に、充分なシンボルが様々なセルにロードされる。し
たがって、図５は、セルの位置が時間の経過と共にいか
に充填されていくかを示す様々な欄を含む。入力データ
・ストリームからの最初のシンボルＳ１は、時間ｔ1の
時点でセル１の第１の位置９２ａにロードされる。この
時点で、セル１の位置９２ｂにはまだ何もロードされ
ず、このセルの読出しが行なわれるが、意味のあるもの
はここから読み出されない。シンボルＳ１が位置９２ａ
に書き込まれ、位置９２ｂが読み出された後、次の入力
シンボルＳ２がセル２の位置９４ａに書き込まれる。次
に、セル２の位置９４ｂが読み出されるが、この時点で
は意味のあるものはこの位置に書き込まれていない。次
の入力シンボルＳ３が次に、セル３の位置９６ａに書き
込まれる。セル１および２の場合と同様に、位置９６ｂ
にままだ何も書き込まれておらず、その読出しが行なわ
れるが、意味のあるものは何も出力されない。
より、ＲＡＭに入力されたシンボルのインタリーブ（ま
たはデインタリーブ）がどのように行なわれるかを示
す。図５は、ＲＡＭ内にセルを３つ設けただけの簡単な
例を示す。各セルは、先行セルより３つ多い記憶場所を
含む。したがって、セル１は３つの記憶場所９２ａ〜ｃ
を含み、セル２は６つの記憶場所９４ａ〜ｆを含み、セ
ル３は９つの記憶場所９６ａ〜ｉを含む。インタリーバ
を最初に起動すると、適切なインタリーブ出力が始まる
前に、充分なシンボルが様々なセルにロードされる。し
たがって、図５は、セルの位置が時間の経過と共にいか
に充填されていくかを示す様々な欄を含む。入力データ
・ストリームからの最初のシンボルＳ１は、時間ｔ1の
時点でセル１の第１の位置９２ａにロードされる。この
時点で、セル１の位置９２ｂにはまだ何もロードされ
ず、このセルの読出しが行なわれるが、意味のあるもの
はここから読み出されない。シンボルＳ１が位置９２ａ
に書き込まれ、位置９２ｂが読み出された後、次の入力
シンボルＳ２がセル２の位置９４ａに書き込まれる。次
に、セル２の位置９４ｂが読み出されるが、この時点で
は意味のあるものはこの位置に書き込まれていない。次
の入力シンボルＳ３が次に、セル３の位置９６ａに書き
込まれる。セル１および２の場合と同様に、位置９６ｂ
にままだ何も書き込まれておらず、その読出しが行なわ
れるが、意味のあるものは何も出力されない。
【００３８】セル３の位置９６ａが書き込まれた後、第
２のサイクルの動作が時間ｔ2で開始する。このサイク
ル中に、シンボルＳ４がセル１の位置９２ｂに書き込ま
れる。シンボルＳ５は、セル２の位置９４ｂに書き込ま
れる。次に、シンボルＳ６はセル３の位置９６ｂに書き
込まれる。次のサイクル中に、時間ｔ3で、シンボルＳ
７、Ｓ８、およびＳ９がセル１、セル２、およびセル３
の位置９２ｃ、９４ｃ、および９６ｃにそれぞれ書き込
まれる。このプロセスが継続され、最終的に時間ｔ9ま
でに、セル１、２、および３の全ての位置が少なくとも
１回ロードされる。次に、時間ｔ10の中で示すように、
インタリーブ動作を本格的に開始することができる。シ
ンボルＳ２８がセル１の位置９２ａにシンボルＳ１９の
上から書き込まれた後、前に保存されたシンボルＳ２２
は、セル１の位置９２ｂから読み出される。次に、位置
９４ｄに以前に保存されたシンボルＳ１１の上から、シ
ンボルＳ２９がセル２の位置９４ｄに書き込まれる。そ
の直後に、シンボルＳ１４がセル２の位置９４ｅから読
み出される。次に、シンボルＳ３０がセル３の位置９６
ａに書き込まれ、シンボルＳ６がセル３の次の位置、つ
まり位置９６ｂから読み出される。この時点で、シンボ
ルＳ２２、Ｓ１４、およびＳ６が次々とＲＡＭ９０から
読み出される。シンボルはインタリーバに順番に入力さ
れるが、各出力シンボルは８個の介在シンボルによって
その隣接入力シンボルから分離されるように出力される
ことが分かる。元のシンボルの順序は、受信機で、イン
タリーバと同様の方法で作動するデインタリーバを用い
て復元される。
２のサイクルの動作が時間ｔ2で開始する。このサイク
ル中に、シンボルＳ４がセル１の位置９２ｂに書き込ま
れる。シンボルＳ５は、セル２の位置９４ｂに書き込ま
れる。次に、シンボルＳ６はセル３の位置９６ｂに書き
込まれる。次のサイクル中に、時間ｔ3で、シンボルＳ
７、Ｓ８、およびＳ９がセル１、セル２、およびセル３
の位置９２ｃ、９４ｃ、および９６ｃにそれぞれ書き込
まれる。このプロセスが継続され、最終的に時間ｔ9ま
でに、セル１、２、および３の全ての位置が少なくとも
１回ロードされる。次に、時間ｔ10の中で示すように、
インタリーブ動作を本格的に開始することができる。シ
ンボルＳ２８がセル１の位置９２ａにシンボルＳ１９の
上から書き込まれた後、前に保存されたシンボルＳ２２
は、セル１の位置９２ｂから読み出される。次に、位置
９４ｄに以前に保存されたシンボルＳ１１の上から、シ
ンボルＳ２９がセル２の位置９４ｄに書き込まれる。そ
の直後に、シンボルＳ１４がセル２の位置９４ｅから読
み出される。次に、シンボルＳ３０がセル３の位置９６
ａに書き込まれ、シンボルＳ６がセル３の次の位置、つ
まり位置９６ｂから読み出される。この時点で、シンボ
ルＳ２２、Ｓ１４、およびＳ６が次々とＲＡＭ９０から
読み出される。シンボルはインタリーバに順番に入力さ
れるが、各出力シンボルは８個の介在シンボルによって
その隣接入力シンボルから分離されるように出力される
ことが分かる。元のシンボルの順序は、受信機で、イン
タリーバと同様の方法で作動するデインタリーバを用い
て復元される。
【００３９】以上の説明から、本発明が、支援論理を使
用する多数のアキュムレータから形成される一意のアド
レス生成回路を用いた、畳込みインタリーブ／デインタ
リーブ構造を提供するものであることが理解されよう。
大きさが増加する多数のメモリ・セルを設け、セル位置
を第１循環法でアドレス指定し、かつセル自体を第２循
環法でアドレス指定することによって、必要なメモリ
が、先行技術の装置で使用されるメモリのわずか約半分
になる。
用する多数のアキュムレータから形成される一意のアド
レス生成回路を用いた、畳込みインタリーブ／デインタ
リーブ構造を提供するものであることが理解されよう。
大きさが増加する多数のメモリ・セルを設け、セル位置
を第１循環法でアドレス指定し、かつセル自体を第２循
環法でアドレス指定することによって、必要なメモリ
が、先行技術の装置で使用されるメモリのわずか約半分
になる。
【００４０】本発明を好適な実施例に関連して説明した
が、請求の範囲に記載する発明の精神および範囲から逸
脱することなく、多数の適応例や変化例を作成できるこ
とが理解されるであろう。
が、請求の範囲に記載する発明の精神および範囲から逸
脱することなく、多数の適応例や変化例を作成できるこ
とが理解されるであろう。
【図１】外部インタリーブおよびデインタリーブを利用
した通信路のブロック図である。
した通信路のブロック図である。
【図２】本発明によるインタリーバのブロック図であ
る。
る。
【図３】図２の実現で使用するクロックを示すタイミン
グ図である。
グ図である。
【図４】本発明によるインタリーバのＲＡＭのサンプル
区分化を示す模式図である。
区分化を示す模式図である。
【図５】説明のために、本発明に従って一連のＲＡＭセ
ルをロードし、かつ読み出す方法を示す模式図である。
ルをロードし、かつ読み出す方法を示す模式図である。
【図６】説明のために提供する先行技術の畳込みインタ
リーバ／デインタリーバの模式図である。
リーバ／デインタリーバの模式図である。
１０ 端子 １２ 符号器 １４ インタリーバ １６ 伝送チャネル ２０ デインタリーバ ２２ 復号器 ３０ ランダム・アクセス・メモリ（ＲＡＭ） ３８ アキュムレータ ４０ アキュムレータ ４２ アキュムレータ １００ インタリーバ １０２ デインタリーバ １０４ 入力コミュテータ １０６ 転送段階 １０８ レジスタ １１０ レジスタ １１２ レジスタ １１４ 出力コミュテータ １１６ 伝送チャネル １１８ コミュテータ １２８ 転送段階
Claims (16)
- 【請求項１】 誤りを含む最高Ｂ個の連続シンボルを分
離して、前記誤りを含むシンボルを少なくともＮ個の介
在シンボルによって相互に分離するように、シンボルの
ストリームをインタリーブする畳込みインタリーバにお
いて、前記畳込みインタリーバが、 前記ストリームからのシンボルを保存するために、増加
する大きさの（Ｂ−１）個のセルを設けるように構成さ
れたメモリ手段であって、前記セルの最初の一つはＭ個
のシンボルを保存するように適応されたＭ個の記憶位置
を有し、前記セルの各々の連続するものは、直前の先行
セルよりＭ個多いシンボルを保存するための前記直前の
先行セルよりＭ個多い記憶位置を有し、Ｍ＝Ｎ／Ｂとす
る、ところのメモリ手段と、 前記ストリームからの次のシンボルを、現在アドレスさ
れているセルにおいて次の書込みシンボル位置に書き込
み、前記次の書込みシンボル位置の直後の現在アドレス
されているセルの位置からシンボルを読み出すように、
前記セルを連続的にアドレスするための手段とから成
り、 前記位置は、セル内の最後の位置がそのセルの最初の位
置に続くように第１循環法でアクセスされ、 前記セルは、（Ｂ−１）番目のセルが最初のセルに続く
か、またはその逆となるように第２循環法でアドレスさ
れ、 前記ストリームからの各々の連続シンボルは、前記セル
の次の連続セルに書込まれる、ところの畳込みインタリ
ーバ。 - 【請求項２】 請求項１記載のインターリーバであっ
て、 前記アドレス手段が、 前記（Ｂ−１）個のセルの異なる一つにそれぞれ結合さ
れた（Ｂ−１）個のアキュムレータと、 前記アキュムレータの各々をそれに結合されたセルの開
始位置と共に初期化する手段と、 それに結合されたセルにシンボルが書込まれた後で、そ
のセルの次の位置をアドレスするようにアキュムレータ
を増分する手段であって、前記第１循環法でセルの記憶
位置をアクセスするように適応された前記増分手段と、 前記第２循環法で前記セルをアドレスするために、前記
アキュムレータを前記メモリ手段のアドレス・ポートに
順次接続するための手段とから成る、インタリーバ。 - 【請求項３】 請求項２記載のインタリーバであって、 前記メモリ手段が、前記アドレス・ポートの他に書込み
制御および読出し制御を有するランダム・アクセス・メ
モリから成り、前記インタリーバがさらに、 アキュムレータが最初に前記アドレス・ポートに接続さ
れたときに、前記データ・ストリームで次のシンボルを
アキュムレータによって指定されたセルおよびセル位置
に書き込むことができるように、前記書込み制御を起動
し、かつ、アキュムレータが次のセル位置に増分された
ときに、前記次のセル位置からシンボルを読み出すこと
ができるように、前記読出し制御を起動するための制御
手段から成る、インタリーバ。 - 【請求項４】 請求項１記載のインタリーバであって、 前記メモリ手段が、アドレス・ポート、書込み制御およ
び読出し制御を有するランダム・アクセス・メモリから
成り、前記インタリーバがさらに、 前記データ・ストリームで次のシンボルを、前記アドレ
ス手段から前記アドレス・ポートに入力されたアドレス
によって指定されるセルおよびセル位置に書き込むこと
ができるように、前記書込み制御を起動し、かつ、前記
アドレスがその直後のセル位置に増分された後で、前記
直後のセル位置からシンボルを読み出すことができるよ
うに、前記読出し制御を起動するための制御手段から成
る、インタリーバ。 - 【請求項５】 請求項１から４のいずれかに記載のイン
タリーバであって、 前記（Ｂ−１）番目のセルと前記第１のセルとの間に転
送段階を設け、（Ｂ−１）番目のセルの直後に前記転送
段階が続き、さらにその直後に前記第１のセルが続く
か、またはその逆となるように、前記第２循環法で前記
セルをアドレスする、インタリーバ。 - 【請求項６】 請求項５記載のインタリーバであって、 前記転送段階が前記メモリ手段の記憶位置から成る、と
ころのインタリーバ。 - 【請求項７】 （Ｂ，Ｎ）畳込みインタリーバ／デイン
タリーバ用のアドレス生成器において、Ｂはインタリー
バによって分離できるバースト誤りを含む連続シンボル
の最大数であり、Ｎはインタリーバによって誤りの間に
挿入される最小分離であり、前記アドレス生成器が、 漸次増加する長さの（Ｂ−１）個のインタリーバまたは
デインタリーバのセルのうちの異なる一つにそれぞれ結
合された（Ｂ−１）個のアキュムレータと、 アキュムレータに結合されたセルの最初の記憶位置を指
定する開始アドレスに結合された前記アキュムレータの
各々を初期化するための手段と、 アキュムレータに結合されたセルにシンボルが書込まれ
た後で、各々のアキュムレータを次のセル位置アドレス
に増分するための手段であって、前記次のセル位置アド
レスが、セルの第１の位置がそのセルの最後の位置の後
でアドレスされるように第１循環法で与えられるように
した前記増分手段と、 （Ｂ−１）番目のセルの後に第１のセルが続くか、また
はその逆となるように第２循環法で前記セルをアドレス
するために、前記アキュムレータを接続するための手段
とから成り、 前記ストリームからの各々の連続シンボルが、前記セル
の次の連続セルに書込まれる、ところのアドレス生成
器。 - 【請求項８】 請求項７記載のアドレス生成器であっ
て、 前記アドレス生成器がさらに、 セルをアドレスするためにアキュムレータが最初に接続
されたときに、アキュムレータによって指定されたセル
およびセル位置に前記データ・ストリームの次のシンボ
ルを書込むことができるように、前記セルの書込み制御
入力を起動し、かつ、アキュムレータが次のセル位置に
増分されたときに、前記次のセル位置からシンボルを読
み出すことができるように、前記セルの読出し制御入力
を起動するための制御手段から成る、アドレス生成器。 - 【請求項９】 請求項７または８記載のアドレス生成器
であって、 前記（Ｂ−１）番目のセルと前記第１のセルとの間に転
送段階を設け、（Ｂ−１）番目のセルの直後に前記転送
段階が続き、さらにその直後に前記第１のセルが続く
か、またはその逆となるように、前記第２循環法で前記
セルをアドレスする、ところのアドレス生成器。 - 【請求項１０】 請求項９記載のアドレス生成器であっ
て、 前記転送段階が前記メモリ手段の記憶位置から成る、と
ころのアドレス生成器。 - 【請求項１１】 インタリーブされたデータ・ストリー
ムにおいて少なくともＮ個の介在シンボルによって相互
に分離されたＢ個の連続シンボルの集合を再構成するた
めの畳込みデインタリーバであって、前記畳込みデイン
タリーバが、 前記ストリームからのシンボルを保存するために、増加
する大きさの（Ｂ−１）個のセルを設けるように構成さ
れたメモリ手段であって、前記セルの最初の一つがＭ個
のシンボルを保存するように適応されたＭ個の記憶位置
を有し、前記セル各々の連続セルが直前の先行セルより
Ｍ個多いシンボルを保存するために、前記直前の先行セ
ルよりＭ個多い記憶位置を有し、Ｍ＝Ｎ／Ｂとする、と
ころのメモリ手段と、 前記インタリーバされたデータ・ストリームからの次の
シンボルを、現在アドレスされているセルの次の書込み
シンボル位置に書き込み、現在アドレスされているセル
の前記次の書込みシンボル位置の直後の位置からシンボ
ルを読み出すように、前記セルを連続的にアドレスする
ための手段とから成り、 前記位置は、セルの最後の位置の後にそのセルの最初の
位置が続くように第１循環法でアクセスされ、 前記セルは、（Ｂ−１）番目のセルの後に最初のセルが
続くか、またはその逆となるように第２循環法でアドレ
スされ、 前記インタリーバされたデータ・ストリームからの各々
の連続シンボルは、前記セルの次の連続セルに書込まれ
る、ところの畳込みデインタリーバ。 - 【請求項１２】 請求項１１記載のデインタリーバであ
って、 前記アドレス手段が、 前記（Ｂ−１）個のセルのうちの異なる一つにそれぞれ
結合された（Ｂ−１）個のアキュムレータと、 前記アキュムレータの各々をそれに結合されたセルの開
始位置と共に初期化する手段と、 それに結合されたセルにシンボルが書込まれた後で、そ
のセルの次の位置をアドレスするようにアキュムレータ
を増分する手段であって、前記第１循環法でセルの記憶
位置にアクセスするように適応された前記増分手段と、 前記第２循環法で前記セルをアドレスするために、前記
アキュムレータを前記メモリ手段のアドレス・ポートに
順次接続する手段とから成る、デインタリーバ。 - 【請求項１３】 請求項１２記載のデインタリーバであ
って、 前記メモリ手段が、前記アドレス・ポートの他に書込み
制御および読出し制御を有するランダム・アクセス・メ
モリから成り、前記デインタリーバがさらに、 アキュムレータが最初に前記アドレス・ポートに接続さ
れたときに、前記インタリーブされたデータ・ストリー
ムの次のシンボルをアキュムレータによって指定された
セルおよびセル位置に書き込むことができるように、前
記書込み制御を起動し、かつ、アキュムレータが次のセ
ル位置に増分されたときに、前記次のセル位置からシン
ボルを読み出すことができるように、前記読出し制御を
起動するための制御手段から成る、デインタリーバ。 - 【請求項１４】 請求項１１記載のデインタリーバであ
って、 前記メモリ手段が、アドレス・ポート、書込み制御およ
び読出し制御を有するランダム・アクセス・メモリから
成り、前記デインタリーバがさらに、 前記インタリーブされたデータ・ストリームの次のシン
ボルを、前記アドレス手段から前記アドレス・ポートに
入力されたアドレスによって指定されるセルおよびセル
位置に書き込むことができるように、前記書込み制御を
起動し、かつ、前記アドレスがその直後のセル位置に増
分された後で、前記直後のセル位置からシンボルを読み
出すことができるように、前記読出し制御を起動するた
めの制御手段から成る、デインタリーバ。 - 【請求項１５】 請求項１１から１４のいずれかに記載
のデインタリーバであって、 前記（Ｂ−１）番目のセルと前記第１のセルとの間に転
送段階を設け、（Ｂ−１）番目のセルの直後に前記転送
段階が続き、さらにその直後に前記第１のセルが続く
か、またはその逆となるように、前記第２循環法で前記
セルをアドレスする、ところのデインタリーバ。 - 【請求項１６】 請求項１５記載のデインタリーバであ
って、 前記転送段階が、前記メモリ手段の記憶位置から成る、
ところのデインタリーバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US238259 | 1994-05-04 | ||
| US08/238,259 US5537420A (en) | 1994-05-04 | 1994-05-04 | Convolutional interleaver with reduced memory requirements and address generator therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0865177A true JPH0865177A (ja) | 1996-03-08 |
| JP3634004B2 JP3634004B2 (ja) | 2005-03-30 |
Family
ID=22897141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13473995A Expired - Fee Related JP3634004B2 (ja) | 1994-05-04 | 1995-05-08 | 低減メモリ要件およびアドレス生成器を有する畳込みインタリーバ |
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| Country | Link |
|---|---|
| US (1) | US5537420A (ja) |
| EP (1) | EP0681373B1 (ja) |
| JP (1) | JP3634004B2 (ja) |
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| AT (1) | ATE232337T1 (ja) |
| AU (1) | AU683355B2 (ja) |
| CA (1) | CA2148199C (ja) |
| DE (1) | DE69529546T2 (ja) |
| DK (1) | DK0681373T3 (ja) |
| ES (1) | ES2191689T3 (ja) |
| NO (1) | NO315886B1 (ja) |
| TW (1) | TW245862B (ja) |
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