KR100739684B1 - 저밀도 패리티 체크 행렬 생성 장치 및 방법 - Google Patents

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Abstract

패리티 체크 행렬 생성 장치 및 방법이 개시된다. 본 발명에 따른 패리티 체흐 행렬 생성 장치는 상기 패리티 체크 행렬의 각각의 열마다, 요소가 1 인 행의 인덱스를 나타내는 요소 1 행 인덱스를 생성하는 하나이상의 인덱스 생성부를 포함하고, 상기 인덱스 생성부는 하나의 클럭마다 상기 하나의 요소 1 행 인덱스를 생성하는 모듈러 쉬프트 레지스터 생성기(Modular Shift Register Generator)를 이용하여 구현되는 것을 특징으로 한다. 본 발명에 따르면, 패리티 체크 행렬이 메모리에 저장되지 않으므로, 인코더 및 디코더에 필요한 메모리의 용량을 감소시킬 수 있다.

Description

저밀도 패리티 체크 행렬 생성 장치 및 방법{Apparatus and Method for generating Low Density Parity Check Matrix}
도 1은 저밀도 패리티 체크 코딩 및 디코딩 방법 의 개념을 나타내는 도면.
도 2 는 메모리내에 패리티 체크 행렬이 저장된 메모리 구조를 나타내는 도면.
도 3은 본 발명의 일 실시예에 따른 패리티 체크 행렬 생성 장치를 나타내는 도면.
도 4 는 도 3 의 각각의 인덱스 생성부의 내부 구조를 나타내는 도면.
도 5 는 본 발명의 일 실시예에 따른 제 1 인덱스 생성부를 나타내는 도면.
도 6 은 도 5 의 제 1 인덱스 생성부에서 출력되는 행 인덱스를 나열한 도면.
도 7 는 본 발명의 일 실시예에 따른 제 2 인덱스 생성부를 나타내는 도면.
도 8 은 도 7 의 제 2 인덱스 생성부에서 출력되는 행 인덱스를 나열한 도면.
도 9 는 본 발명에 따른 패리티 체크 행렬 생성 방법을 나타내는 시간흐름도이다.
본 발명은 패리티 체크 행렬 생성 장치 및 방법에 관한 것으로서, 보다 상세하게는 인코더 및 디코더내의 메모리 용량을 매우 감소시킬 수 있는 패리티 체크 행렬 방법 및 장치에 관한 것이다.
도 1은 저밀도 패리티 체크 코딩 및 디코딩 방법 의 개념을 나타내는 도면이다.
에러 정정을 위한 부가 정보 생성 방법에 있어서, 저밀도 패리티 체크 (Low Density Parity Check Coding) 코딩 방법이 널리 사용되고 있다. 저밀도 패리티 체크 코딩이란 '0'과 '1'로 구성되고 '1'의 수가 '0'의 수보다 월등히 적은 저밀도 패리티 체크 행렬 H를 이용하여 패리티 정보를 생성하는 방법이다.
패리티 체크 행렬에서 각 행 또는 열에 포함된 1의 개수는 각각 행 차수(row degree) 및 열 차수(column degree)라 한다. 모든 행의 행 차수가 동일하고, 모든 열의 열 차수가 동일한 패리티 체크 행렬을 규칙적(regular) 패리티 체크 행렬이라하고, 그렇지 않은 경우를 불규칙적(irregular) 패리티 체크 행렬이라 한다. 규칙적 패리티 체크 행렬에서 행 차수는 행 웨이트(row weight, Wr) 라고하고, 열 차수는 열 웨이트(column weight, Wc)라고 한다.
LDPC 코딩을 이용한 패리티 정보 생성은 이하 수학식 1에 의해 수행된다.
[수학식 1]
HX=0
여기서 H는 m*n 의 패리티 체크 행렬이며, X 는 n*1 의 코드 워드 행렬이다. X 는 m 개의 메시지 정보와 p 개의 패리티 정보로 구성된다. 따라서 m+p=n 이다.
이와 같은 LDPC 코딩의 기본 개념은 D.J. MacKay, "Good error-correction codes based on very sparse matrices," IEEE Trans. on Information Theory, vol. 45, no. 2, pp. 399-431, 1999에 개시되어 있으며, 이 문헌에 따르면, 패리티 정보는 가우스 소거법등의 행렬 연산을 이용하여 수학식 1을 풂으로써 생성될 수 있다.
또한 저밀도 패리티 체크 디코딩은 위 수학식을 기초로하여 패리티 검산을 수행하는 과정을 포함한다.
기존의 LDPC 코드의 패리티 체크 행렬을 구성하는 방법은 크게 두가지로 볼 수 있다. 첫 번째 방법은, 패리티 체크 행렬 H의 각각의 열에 대하여 요소 1 행 인덱스(row index)를 사용자에 의해 정해진 임의의 규칙에 따라 선택하는 방법이다. 예를 들면 제 1열에는 1,3,5 의 행 인덱스를, 제 2열에는 2,4,6의 행 인덱스를, 제 3열에는 7,9,11 의 행 인덱스를 ,...., 요소 1 요소로 선택하는 방법이다. 이 방법은 구현이 용이하나, BER 성능이 저하된다. 두 번째 방법은, 패리티 체크 행렬 H의 각각의 열에 대하여 요소 1 행 인덱스를 램덤하게 선택하는 방법이다. 이 방법은 1 의 위치가 램덤하므로 구현이 복잡하지만, BER 성능이 뛰어나다.
두번째 방법으로 패리티 체크 행렬을 생성하는 방법의 일 례는 다음과 같다. 먼저, 첫 번째 열에서 임의의 wc개의 요소 1 행 인덱스를 선택한다. 그 다음, 두번째 열에서, 이미 생성된 첫 번째 열의 요소 1 행 인덱스와 두 개이상은 중복되지 않도록 임의의 요소 1 행 인덱스를 선택한다. 그 다음, 세 번째 열에서, 이미 생성 된 첫 번째 및 두 번째 열중 어느 하나의 요소 1 행 인덱스와 두 개이상은 중복되지 않도록 임의의 요소 1 행 인덱스를 선택한다. 마지막으로, 위 과정을 마지막 열까지 반복한다.
즉 종래의 패리티 체크 행렬 생성방법은 패리티 체크 행렬 H 내의 모든 임의의 두열의 요소 1 행 인덱스 중에서 두 개 이상은 중복하지 않도록 임의의 요소 1 행 인덱스를 선택한다.
이와 같은 종래의 패리티 체크 행렬 생성 방법에 따르면, 이미 선택된 요소 1 행 인덱스는 패리티 체크 행렬을 생성하는 장치의 메모리내에 저장되어야 한다. 또한 인코딩 또는 디코딩 수행을 위해서는 모든 요소 1 행 인덱스가 인코더 또는 디코더내의 메모리에 저장되어 있어야 한다.
도 2 는 메모리내에 패리티 체크 행렬이 저장된 메모리 구조를 나타내는 도면이다.
패리티 체크 행렬은 각각의 열에 포함된 요소 "1" 의 위치를 나타내는 요소 1 행 인덱스 또는 각각의 행에 포함된 요소 "1" 의 위치를 나타내는 요소 1 열 인덱스에 의해 특정될 수 있다. 도 2 는 요소 1 행 인덱스를 이용하여 패리티 체크 행렬 H를 특정하고, 코딩 및 디코딩을 위해 패리티 체크 행렬 H가 저장된 메모리 구조를 나타내는 도면이다.
도 2에 도시된 바와 같이, 메모리내의 하나의 어드레스에 하나의 요소 1 행 인덱스가 저장된다. 결국 하나의 패리티 체크 행렬이 차지하는 메모리는 n*Wc*B 이 다. 여기서 B는 요소 1 행 인덱스가 차지하는 비트수이며, 2B = m 이며, 여기서 m 는 패리티 체크 행렬의 행의 수이다.
만족할만한 BER 오류 성능을 가진 패리티 체크 행렬의 일례로서 m*n = (512) * (512*17) 일 때, 이 경우 필요한 메모리 용량은 512(=29) * 512*7 * 9 bit 가 되며, 더 우수한 BER 오류 성능을 만족시키기 위해서는 메모리 용량은 더욱 증가된다. 이러한 메모리 용량의 증가는 인코더 및 디코더의 생산단가의 증가 등 여러 문제점을 야기한다.
따라서 본 발명은 전술한 과제를 해결하기 위해 안출된 것으로서, 쉬프트 레지스터를 이용함으로써 메모리 용량을 감소시킨 패리티 체크 행렬의 생성 방법을 제공하고자 한다.
전술한 과제를 해결하기 위한 본 발명은, 저밀도 패리티 체크 행렬 생성 장치에 있어서, 상기 패리티 체크 행렬의 각각의 열마다, 요소가 1 인 행의 인덱스를 나타내는 요소 1 행 인덱스를 생성하는 하나이상의 인덱스 생성부를 포함하고, 상기 인덱스 생성부는 하나의 클럭마다 상기 하나의 요소 1 행 인덱스를 생성하는 모듈러 쉬프트 레지스터 생성기(Modular Shift Register Generator)를 이용하여 구현되는 것을 특징으로 한다.
여기서, 상기 인덱스 생성부는, a)s 비트의 초기값을 입력 받고, 하나의 클 럭이 진행될때마다 저장값이 다음 레지스터로 쉬프트되는, 순서대로 나열된 s 개의 레지스터; b)상기 s 개의 래지스터 중 마지막 레지스터의 값을 상기 선택적으로 피드백시키는 피드백 라인; c)상기 피드백된 레지스터의 값을 각각의 레지스터의 값과 합산한 후 그 다음 레지스터에 제공하는 합산기를 포함한다.
또한 여기서, 상기 행 인덱스는 각가의 클럭마다 상기 s 개의 레지스터중에서 임의로 선택된 t 개의 레지스터에서 출력되는 출력 벡터이고, 상기 t 비트출력 벡터를 생성하고, 여기서 상기 s 및 t 는 패리티 체크 행렬의 행의 수 m 및 열의 수 n 과 이하의 수학식
Figure 112004035132642-pat00001
의 관계를 가진다.
또한 본 발명은, 저밀도 패리티 체크 행렬 생성 방법에 있어서, 상기 패리티 체크 행렬의 각각의 열마다, 요소가 1 인 행의 인덱스를 나타내는 요소 1 행 인덱스를 생성하는 하나이상의 인덱스 생성 단계를 포함하고, 상기 인덱스 생성 단계는 하나의 클럭마다 상기 하나의 요소 1 행 인덱스를 생성하는 모듈러 쉬프트 레지스터 생성기(Modular Shift Register Generator)를 이용하여 구현된다.
또한 본 발명은, 패리티 체크 행렬 생성 장치에 있어서, 상기 패리티 체크 행렬의 요소 1 의 위치는 모듈러 쉬프트 레지스터 생성기에 의해 생성된다.
여기서, 상기 모듈러 쉬프트 레지스터 생성기의 피드백 라인의 구조를 특정하는 특정 다항식은 원형 다항식인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 패리티 체크 행렬 생성 장치를 나타내는 도면이다.
본 발명에 따른 패리티 체크 행렬 생성 장치(300)는 제 1 인덱스 생성부(310), 제 2 인덱스 생성부(320),... 제 Wc 번째 인덱스 생성부(330)를 포함한다. 여기서 Wc 는 열 웨이트이다.
제 1 인덱스 생성부(310)는 s 비트의 제 1 초기값(312)을 수신하여, t 비트의 각각의 열의 첫 번째 요소 1 행 인덱스(314)를 생성한다. 즉, 제 1 인덱스 생성부(310)는 첫 번째 클럭에서 패리티 체크 행렬의 제 1 열의 첫 번째 요소 1 의 행 인덱스(t 비트)를 출력하고, 두 번째 클럭에서 패리티 체크 행렬의 제 2 열의 첫 번째 요소 1 의 행 인덱스를 생성하고, ....., n 번째 클럭에서 패리티 체크 행렬의 제 n 열의 첫 번째 요소 1 의 행 인덱스를 생성한다.
제 2 인덱스 생성부(320) 내지 제 Wc 번째 인덱스 생성부(330)의 동작 또한 제 1 인덱스 생성부(310)와 유사하다. 제 2 인덱스 생성부(320)는 s 비트의 제 2 초기값(322)을 수신하여, t 비트의 각각의 열의 두 번째 요소 1 행 인덱스(324)를 생성한다. 즉, 제 2 인덱스 생성부(320)는 첫 번째 클럭에서 패리티 체크 행렬의 제 1 열의 두 번째 요소 1 의 행 인덱스를 출력하고, 두 번째 클럭에서 패리티 체크 행렬의 제 2 열의 두 번째 요소 1 의 행 인덱스를 생성하고, ....., n 번째 클럭에서 패리티 체크 행렬의 제 n 열의 두 번째 요소 1 의 행 인덱스를 생성한다.
또한, 제 Wc 번째 인덱스 생성부(330)는 s 비트의 제 Wc 번째 초기값(332)을 수신하여, t 비트의 각각의 열의 Wc 번째 요소 1 의 행 인덱스(334)를 생성한다. 즉, 제 Wc 번째 인덱스 생성부(330)는 첫 번째 클럭에서 패리티 체크 행렬의 제 1 열의 Wc 번째 요소 1 의 행 인덱스를 출력하고, 두 번째 클럭에서 패리티 체크 행렬의 제 2 열의 Wc 번째 요소 1 의 행 인덱스를 생성하고, ....., n 번째 클럭에서 패리티 체크 행렬의 제 n 열의 Wc 번째 요소 1 의 행 인덱스를 생성한다.
결국, 첫 번째 클럭에서 제 1 열에 포함된 요소 1 의 위치인 Wc 개의 행 인덱스가 출력되며, 두 번째 클럭에서 제 2 열에 포함된 요소 1 의 위치인 Wc 개의 행 인덱스가 출력되며, ... , n 번째 클럭에서, 제 n 열에 포함된 요소 1 의 위치인 Wc 개의 행 인덱스가 출력된다.
도 3 의 패리티 체크 행렬 생성 장치(300)는 도 2 의 패리티 체크 행렬 H 가 저장된 메모리를 대신하여 인코더 또는 디코더내에서 수학식 1 의 연산을 위한 패리티 체크 행렬 H를 제공한다.
제 1 초기값(312), 제 2 초기값(322),..., 제 Wc 번째 초기값(332)은 각각 제 1 , 제 2 , 제 Wc 번째 인덱스 생성부(310,320,330)로 입력되며, 사용자에 의해 선택된다. 다만 초기값은, 제 1 행 인덱스(314) 내지 제 Wc 번째 행 인덱스(334) 가 동일한 클럭에서 동일한 값이 출력되지 않도록 선택되어져야 한다.
도 4 는 도 3 의 각각의 인덱스 생성부의 내부 구조를 나타내는 도면이다.
본 발명에서 인덱스 생성부는 도 4 에 나타난 바와 같은 모듈러 쉬프트 레지스터 생성기(Modular Shift Register Generator, MSRG)를 이용한다.
도 3 의 제 1 내지 제 Wc 번째 인덱스 생성부(310 내지 330)는, 계수 C1,C2,...,Cs-1 및 초기값(312 내지 332)이 상이한 점을 제외하면, 내부 구조가 모두 동일하다. 동일한 내부 구조를 가지므로, 이하에서는 제 1 내지 제 Wc 번째 인덱스 생성부(310 내지 330)를 통일하여 인덱스 생성부(400)로, 제 1 초기값 내지 제 Wc 번째 초기값(312 내지 332)은 초기값(410)으로, 제 1 행 인덱스 내지 제 Wc 번째 행 인덱스(314 내지 334)는 행 인덱스(420)로 칭한다.
인덱스 생성부(400)는 s 개의 레지스터 R1,R2,..., Rs 및 s-1 개의 스위치(431,432,...) 및 s-1 개의 합산기(401,402,...)를 포함한다. 도 4 의 레지스터 및 스위치의 조합은 모듈러 쉬프트 레지스터 생성기(Modular Shift Register Generator, MSRG)로 불리운다.
첫 번째 클럭에서, 초기값(410)은 레지스터 R1,R2,...Rs 로 입력된다. 행 인덱스(420)는 각각의 클럭에서 레지스터 R1,R2,..Rt 에 저장된 값이다. 첫 번째 클럭에서는 레지스터 R1,R2,..,Rt 에 저장된 초기값(410)이 그대로 출력된다. 행 인덱스(420)를 출력하는 레지스터 R1,R2,..Rt 는 레지스터 R1,R2,..Rs 중에서 임의로 선택된다.
레지스터 R1,R2,..Rt 의 출력값은 패리티 체크 행렬 H 의 요소 1 행 인덱스이다. 예를 들어 t=3, s=4 이고, 초기값(410)이 1101 이며, 행 인덱스(420)를 출력하는 레지스터가 R1,R2,R3 로 선택되었다면, 첫 번째 클럭에서 인덱스 생성부(400)가 출력하는 행 인덱스(420)는 110 (이진수) = 6(십진수) 이며, 따라서 인덱스 생성부(400)가 출력한 첫 번째 행 인덱스는 6 이다. 즉 패리티 체크 행렬의 첫 번째 열의 첫 번째 요소 1 행인덱스는 6 이며, 그 결과 패리티 체크 행렬의 첫 번째 열의 7번째 행(행 인덱스 000=1번째 행, 행 인덱스 001=2번째 행, 행 인덱스 010=3번째 행,...)의 요소가 1 이다.
두 번째 클럭에서, 각각의 레지스터에 저장된 값(421,422,...)은 합산기(401,402,..)에 의해 스위치의 출력값(411,412,...)과 합산된 후 그 다음 레지스터에 저장된다. 여기서 각각의 값은 비트 0 또는 1 이다. 스위치의 출력값(411,412,...) 는 마지막 레지스터 Rs 이 피드백 라인(440) 및 스위치(431,432,...)를 통해 스위칭된 값이다. 계수 C1,C2,... 는 스위칭 여부를 나타내는 수이며 0 또는 1 중에서 선택된다. 두 번째 클럭에서 다시 각각의 레지스터에 새로 저장된 값이 두 번째 행 인덱스(420)로 출력된다.
세 번째 클럭부터 n 번째 클럭까지 위와 같은 과정이 반복되면서 t 비트의 행 인덱스가 출력된다.
패리티 체크 행렬의 행의 개수 m 및 열의 개수 n 와 레지스터의 개수 s 및 행 인덱스를 출력하는 레지스터의 개수 t 는 다음 수학식 2 와 같은 관계를 가진다.
[수학식 2]
Figure 112004035132642-pat00002
패리티 체크 행렬의 행의 개수 m 는 발생가능한 요소 1 행 인덱스의 범위(=2t)와 동일하고, 패리티 체크 행렬의 열의 개수 n 는 최소 클럭의 수(=2s-1)와 동 일하기 때문이다.
도 4 의 MSRG 의 피드백 라인(400)에 연결된 스위치의 계수 C1,C2,... 는 이하 수학식 3 과 같은 특성 방정식(Characteristic Equation)을 이용하여 나타낸다.
[수학식 3]
Figure 112004035132642-pat00003
여기서 f(x)는 도 4 의 인덱스 생성부(400)의 특성 방정식이고, Co=1, Ci 는 0 또는 1 이다. 즉 특성 방정식은 MSRG 의 피드백 라인(400)의 연결 구조를 특정한다.
본 발명의 바람직한 실시예에서, 인덱스 생성부(400)의 특성 방정식은 원형 다항식(Primitive Polynomial)이다. 즉 특성 방정식의 계수 C1,C2,... 는 동일한 차수의 원형 다항식의 계수이다.
원형 다항식은 차수(degree)가 u 인 비감소 다항식(irreducible Polynomial) 중에서 p(x)로 나누어지는 다항식 xv-1 의 가능한 가장 작은 양의 수 v 가 이하 수학식 4를 만족하는 다항식 p(x)으로 정의된다.
[수학식 4]
Figure 112004035132642-pat00004
여기서 다항식 p(x)는 계수가 0 내지 p-1중의 임의의 수인 (즉 p(x) IN GF(p)[x]인)비감소 다항식이다. p 는 임의의 소수(prime)이고, 비감소 다항식이란 더 이상 인수분해되지 않는 다항식을 의미한다.
도 4 의 인덱스 생성부(400)의 피드백 라인의 연결 구조를 나타내는 s 차의 특성 방정식이 원형 다항식이 되면, 즉 계수 C1,C2,... 가 원형 다항식의 계수로 선택되면, s 개의 레지스터 R1,R2,...,Rs 의 출력 벡터(420)는 2s-1 클럭 동안 모두 상이한 값이 출력된다. 즉 s 개의 레지스터로 표현가능한 모든 벡터가 한번씩 출력된다.
원형 다항식을 이용한 MSRG 의 구조에 대한 더욱 상세한 설명은 S.W. Golomb 에 의한 "Shift Register Sequence. Holden-Day, San Francisco, 1967"을 참고하며 본 명세서에 병합한다.
이 때 도 4 와 같이, s 개의 레지스터 중에서 임의의 t 개의 레지스터의 출력값을 출력 벡터(420)로 선택하면, 출력 벡터(420)에는 발생가능한 모든 벡터값이 비슷한 회수로 출력된다. 특히 n = 2s-1 일 경우, 영 벡터(zero vector)를 제외한 모든 벡터는 2s-t번씩 출력되고, 영 벡터는 2s-t-1 번 출력된다.
따라서, 도 4 의 인덱스 생성부(400)에 의해 생성된 패리티 체크 행렬 H 는 거의 규칙적인(regular) LDPC 코드를 가진다. 일반적으로 디코딩 성능 즉 BER 성능은 최대 행 차수가 커질수록 감소하기 하는데, 전술한 바와 같이 본 발명에 의해 생성된 패리티 체크 행렬은 행렬의 각 위치에 1 이 나타날 확률이 거의 일정하므로, 디코딩 성능을 향상시킨다.
한편 초기값(410)은 동일한 클럭에서 서로 다른 인덱스 생성부사이에 동일한 출력값(420)이 생성되지 않도록 각 인덱스 생성부마다 선택되어야 한다. 만약 서로 다른 인덱스 생성부사이에서 동일한 출력값이 생성된다면, 하나의 열에서 1 의 위치가 중복되므로, 규칙적인 패리티 체크 행렬이 생성되지 않기 때문이다. 초기값의 선택은 시뮬레이션을 통해 결정가능하다.
도 5 는 본 발명의 일 실시예에 따른 제 1 인덱스 생성부를 나타내는 도면이다.
도 5에서, s=6,t=5 이며, 인덱스 생성부의 특성 방정식은 차수가 6 인 원형 다항식 중에서 f1(x) = x6+x5+1 로 선택되었고, 초기값은 000001 로 선택되었다. 즉 C5=1,C4=C3=C2=C1=0,Co=1 이고, 레지스터 R1,R2,R3,R4,R5의 초기값은 비트 0, 레지스터 R6 의 초기값은 1 이다.
제 1 클럭에서, 인덱스 생성부에서 생성되는 행 인덱스(511 내지 515)는 레지스터 R1 내지 R5 의 값이 그대로 출력되므로, 행 인덱스(511 내지 515)는 각각 초기값(501 내지 505) 이다. 따라서 제 1 클럭에서의 행 인덱스(511 내지 515)는 각각 0,0,0,0,0,1 이며, 즉 행 인덱스 벡터는 00001 이다.
제 2 클럭에서, 레지스터 R2 의 값은 제 1 클럭에서의 레지스터 R1 의 값이고, 레지스터 R3 의 값은 제 1 클럭에서의 레지스터 R2 의 값이고, 레지스터 R4 의 값은 제 1 클럭에서의 레지스터 R3 의 값이고, 레지스터 R5 의 값은 제 1 클럭에서의 레지스터 R4 의 값이다. 또한, 제 2 클럭에서 레지스터 R6 의 값은, 제 1 클럭에서 레지스터 R6 의 값과 제 1 클럭에서의 레지스터 R5 의 값의 합이다. 레지스터 R6 의 값이 피드백 라인(521)에 의해 합산기(530)로 피드백되고, 합산기(530)에 의 해 레지스터 R5 의 값과 합산되기 때문이다. 또한, 제 2 클럭에서 레지스터 R1 의 값은, 제 1 클럭에서의 레지스터 R6 의 값이다. 제 1 클럭에서의 레지스터 R6 의 갑이 피드백 라인(520)을 통해 레지스터 R1 으로 피드백되기 때문이다.
결국, 제 2 클럭에서 레지스터 R1 내지 R5 의 값은 각각 1,0,0,0,0,0 이 되므로, 제 2 클럭에서 인덱스 생성부에서 출력되는 행 인덱스 벡터는 100000(이진수)=1(십진수, 레지스터 R1 의 값을 LSB로 정의함)이다.
제 3 클럭 내지 제 n 클럭에서의 행 인덱스 생성 과정 또한 전술한 방법과 동일하게 수행된다.
도 6 은 도 5 의 제 1 인덱스 생성부에서 출력되는 행 인덱스를 나열한 도면이다.
도 6 을 참조하면, 도 4에서 설명한 바와 같이, 인덱스 생성부로부터 출력되는 행 인덱스는 모두 2s-1 = 26-1 = 63 개이며, 이 중에서 0 이 2s-t-1 = 26-5-1 = 1번 출력되고, 1 내지 31 이 각각 2s-t = 26-5 = 2번씩 출력됨을 알 수 있다.
도 7 는 본 발명의 일 실시예에 따른 제 2 인덱스 생성부를 나타내는 도면이다.
도 7 의 피드백 라인의 상태 즉 특성 방정식은 도 5 와 상이한 것으로 선택하였다. 제 7 의 제 2 인덱스 생성부의 동작은 도 5 의 제 1 인덱스 생성부의 동작과 동일하다.
제 2 인덱스 생성부의 특성 방정식은, 제 1 인덱스 생성부의 특성 방정식과 무관하게, 수학식 3 및 4를 만족하는 원형 다항식에서 임의로 선택가능하다. 다만, 제 2 인덱스 생성부의 초기값 (601 내지 606)은 동일한 클럭에서 제 1 인덱스 생성부(500)의 행 인덱스 벡터(511 내지 515)와 제 2 인덱스 생성부(600)의 행 인덱스 벡터(611 내지 615)가 동일한 값이 출력되지 않도록, 초기값(601 내지 606)을 선택하여야 한다.
마찬가지로, 제 3, 제 4 ... 제 Wc 번째 인덱스 생성부의 초기값들 역시 다른 인덱스 생성부의 행 인덱스가 동일한 클럭에서 중복되지 않도록 각각의 초기값이 선택되어져야 한다.
초기값(601 내지 606)은 시뮬레이션을 통하여 경험적으로 선택된다. 하지만 일반적인 LDPC 코드에서 열 웨이트 Wc 는 매우 작은 수이므로, 시뮬레이션은 그다지 어렵지 않고 그 결과 위의 조건을 만족시키는 초기값을 발견하는 것이 그다지 어려운 일은 아니다.
도 8 은 도 7 의 제 2 인덱스 생성부에서 출력되는 행 인덱스를 나열한 도면이다.
도 8을 참조하면, 제 2 인덱스 생성부의 초기값은 001111 로 선택하였고, 그 결과 출력된 63 개의 행 인덱스는 도 6 의 행 인덱스와 동일한 클럭에서 중복되지 않음을 알 수 있다. 이처럼 각각의 인덱스 생성부는 다른 인덱스 생성부와 동일한 클럭의 출력 인덱스 벡터가 중복되지 않도록 초기값이 선택되어야 한다.
패리티 체크 행렬을 메모리에 저장하는 경우와 본 발명에 의한 패리티 체크 행렬 생성 장치를 이용하여 패리티 체크 행렬을 생성하는 경우에 필요한 메모리 비 트 수를 비교한다. m=29=512, n=29*17=512*17=8704 이고, Wc=3 인 패리티 체크 행렬의 경우를 예를 든다.
먼저 메모리에 저장하는 경우, 하나의 요소 1 행 인덱스를 저장하는데 필요한 비트수는 9 비트이므로, 하나의 패리티 체크 행렬에 필요한 메모리의 비트수는 9*3*8704 = 235008 이다.
반면, 본 발명에 의하면, m=29 n=8704 에 대해 수학식 2를 만족하는 t 및 최소의 s 는 t=9, s_min= 14 이다. 따라서 하나의 인덱스 생성부에 필요로 하는 비트수는 14 이므로, 하나의 패리티 체크 행렬을 생성하기 위해 필요한 메모리 비트수는 14*Wc=14*3=42 로서 위의 경우에 비해 매우 감소된다.
더욱이, 전술한 바와 같이 도 4 의 구조를 가지는 MSRG 의 특성 방정식을 원형 방정식으로 선택하면, 생성되는 패리티 체크 행렬은 더욱 Wr의 수가 규칙적이므로, 디코딩 과정의 구현이 용이하다.
도 9 는 본 발명에 따른 패리티 체크 행렬 생성 방법을 나타내는 시간흐름도이다.
단계 910에서, s 비트의 초기값을 입력받아 각각의 비트 값을 s 개의 레지스터에 각각 저장한다.
단계 920에서, 각각의 비트 중에서 최하위 비트(LSB) 즉 마지막 레지스터에 저장된 비트 값을 선택적으로 피드백하여 각각의 레지스터 다음에 연결된 합산기에 제공한다. 피드백할지 여부는 모듈러 쉬프트 레지스터의 특성 방정식의 계수에 의 해 결정되며, 바람직한 실시예에서 특성 방정식은 원형 다항식이다.
단계 930에서, 단계 920에서 피드백된 값을 원래 s 개의 레지스터에 저장된 값과 합산한다.
단계 940에서, 단계 930에서 합산된 s 개의 비트값을 그 다음 레지스터에 각각 저장한다.
단계 950에서, 단계 940에서 t 개의 레지스터에 저장된 값을 요소 1 행 인덱스로 출력한다.
전술한 단계에서, 단계 920 내지 940 은 하나의 클럭동안 수행된다. 따라서 각각의 클럭마다 하나의 요소 1 행 인덱스가 출력된다.
한편, 본 발명에 따른 패리티 체크 행렬 생성 방법은 컴퓨터 프로그램으로 작성 가능하다. 상기 프로그램을 구성하는 코드들 및 코드 세그먼트들은 당해 분야의 컴퓨터 프로그래머에 의하여 용이하게 추론될 수 있다. 또한, 상기 프로그램은 컴퓨터가 읽을 수 있는 정보저장매체(computer readable media)에 저장되고, 컴퓨터에 의하여 읽혀지고 실행됨으로써 패리티 체크 행렬 생성 방법을 구현한다. 상기 정보저장매체는 자기 기록매체, 광 기록매체, 및 캐리어 웨이브 매체를 포함한다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
전술한 바와 같이 본 발명에 의하면, 패리티 체크 행렬이 메모리에 저장되지 않고 레지스터를 이용하여 각각의 클럭마다 생성됨으로써 인코더 및 디코더에 필요한 메모리의 용량이 감소한다.

Claims (14)

  1. 저밀도 패리티 체크 행렬 생성 장치에 있어서,
    상기 패리티 체크 행렬의 각각의 열마다, 요소가 1 인 행의 인덱스를 나타내는 요소 1 행 인덱스를 생성하는 하나이상의 인덱스 생성부를 포함하고,
    상기 인덱스 생성부는 하나의 클럭마다 상기 하나의 요소 1 행 인덱스를 생성하는 모듈러 쉬프트 레지스터 생성기(Modular Shift Register Generator)를 이용하여 구현되고,
    상기 인덱스 생성부는,
    a)s 비트의 초기값을 입력 받고, 하나의 클럭이 진행될때마다 저장값이 다음 레지스터로 쉬프트되는, 순서대로 나열된 s 개의 레지스터;
    b)상기 s 개의 래지스터 중 마지막 레지스터의 값을 선택적으로 피드백시키는 피드백 라인;
    c)상기 피드백된 레지스터의 값을 각각의 레지스터의 값과 합산한 후 그 다음 레지스터에 제공하는 합산기를 포함하는 것을 특징으로 하는 저밀도 패리티 체크 행렬 생성 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 행 인덱스는 각각의 클럭마다 상기 s 개의 레지스터중에서 임의로 선택된 t 개의 레지스터에서 출력되는 출력 벡터이고, 상기 t 비트출력 벡터를 생성하고, 여기서 상기 s 및 t 는 패리티 체크 행렬의 행의 수 m 및 열의 수 n 과 이하의 수학식
    Figure 112006027543719-pat00005
    의 관계를 가지는 것을 특징으로 하는 저밀도 패리티 체크 행렬 생성 장치.
  4. 제 1 항에 있어서, 상기 피드백 라인은 각각의 합산기에 연결된 스위치를 포함하고, 상기 스위치의 계수는, 상기 s 개의 레지스터의 출력 벡터가 2s-1 클럭 동안 모두 상이한 값이 출력되도록 선택되는 것을 특징으로 하는 저밀도 패리티 체크 행렬 생성 장치.
  5. 제 4 항에 있어서, 상기 스위치의 계수는 원형 다항식(Primitive Polynomial)이 계수에서 선택되고, 상기 원형 다항식은 상기 원형 다항식으로 나누어지는 다항식 xv-1 의 가능한 가장 작은 양의 수 v 가 이하 수학식
    Figure 112006027543719-pat00006
    를 만족하는 다항식이며, 여기서 상기 원형 다항식은 계수가 0 내지 p-1중의 임의의 수이고(즉 p(x) IN GF(p)[x]인) 차수가 u 인 비감소 다항식이고, p 는 임의의 소수(prime)인 것을 특징으로 하는 저밀도 패리티 체크 행렬 생성 장치.
  6. 저밀도 패리티 체크 행렬 생성 방법에 있어서,
    상기 패리티 체크 행렬의 각각의 열마다, 요소가 1 인 행의 인덱스를 나타내는 요소 1 행 인덱스를 생성하는 하나이상의 인덱스 생성 단계를 포함하고,
    상기 인덱스 생성 단계는 하나의 클럭마다 상기 하나의 요소 1 행 인덱스를 생성하는 모듈러 쉬프트 레지스터 생성기(Modular Shift Register Generator)를 이용하여 구현되고,
    상기 인덱스 생성 단계는,
    a)s 비트의 초기값을 입력 받아 레지스터에 저장하는 단계;
    b)상기 초기값의 각각의 비트중에서 최하위 비트(LSB)를 선택적으로 피드백하는 단계;
    c)상기 피드백한 값을 상기 초기값의 각각의 비트와 합산하는 단계; 및
    d)상기 합산된 s 개의 비트값 중에서 임의로 선택된 t 비트의 출력 벡터를 다음 레지스터에 저장하고, 상기 저장값을 상기 요소 1 행 인덱스로 출력하는 단계를 포함하는 것을 특징으로 하는 저밀도 패리티 체크 행렬 생성 방법.
  7. 삭제
  8. 제 6 항에 있어서, 상기 요소 1 행 인덱스는 각각의 클럭마다 상기 s 개의 레지스터중에서 임의로 선택된 t 개의 레지스터에서 출력되는 출력 벡터이고, 상기 t 비트출력 벡터를 생성하고, 여기서 상기 s 및 t 는 패리티 체크 행렬의 행의 수 m 및 열의 수 n 과 이하의 수학식
    Figure 112006027543719-pat00007
    의 관계를 가지는 것을 특징으로 하는 저밀도 패리티 체크 행렬 생성 방법.
  9. 제 6 항에 있어서, 상기 b)단계에 있어서, 상기 각각의 레지스터로 피드백할지 여부는 상기 모듈러 쉬프트 레지스터의 특성 다항식의 계수로 표현되고, 상기 계수는 상기 출력 벡터가 2s-1 클럭 동안 모두 상이한 값이 출력되도록 선택되는 것을 특징으로 하는 저밀도 패리티 체크 행렬 생성 방법.
  10. 제 9 항에 있어서, 상기 계수는 원형 다항식(Primitive Polynomial)의 계수에서 선택되고, 상기 원형 다항식은 상기 원형 다항식으로 나누어지는 다항식 xv-1 의 가능한 가장 작은 양의 수 v 가 이하 수학식
    Figure 112006027543719-pat00008
    를 만족하는 다항식이며, 여기서 상기 원형 다항식은 계수가 0 내지 p-1중의 임의의 수이고(즉 p(x) IN GF(p)[x]인) 차수가 u 인 비감소 다항식이고, p 는 임의의 소수(prime)인 것을 특징으로 하는 저밀도 패리티 체크 행렬 생성 방법.
  11. 패리티 체크 행렬 생성 장치에 있어서,
    상기 패리티 체크 행렬의 요소 1 의 위치는 모듈러 쉬프트 레지스터 생성기에 의해 생성되고,
    상기 모듈러 쉬프트 레지스터 생성기는,
    a)s 비트의 초기값을 입력 받고, 하나의 클럭이 진행될때마다 저장값이 다음 레지스터로 쉬프트되는, 순서대로 나열된 s 개의 레지스터;
    b)상기 s 개의 래지스터 중 마지막 레지스터의 값을 선택적으로 피드백시키는 피드백 라인;
    c)상기 피드백된 레지스터의 값을 각각의 레지스터의 값과 합산한 후 그 다음 레지스터에 제공하는 합산기를 포함하는 것을 특징으로 하는 패리티 체크 행렬 생성 장치.
  12. 제 11 항에 있어서, 상기 모듈러 쉬프트 레지스터 생성기의 피드백 라인의 구조를 특정하는 특정 다항식은 원형 다항식인 것을 특징으로 하는 패리티 체크 행렬 생성 장치.
  13. 제 11 항에 있어서, 상기 모듈러 쉬프트 레지스터 생성기의 초기값은 상기 패리티 체크 행렬의 요소 1 의 위치가 각각의 클럭마다 동일한 열에서 동일한 값이 출력되지 않도록 선택되는 것을 특징으로 하는 패리티 체크 행렬 생성 장치.
  14. 제 6 항에 기재된 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
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