JP3898129B2 - 連接符号を復号するための高速のモジュール、デバイス及び方法 - Google Patents

Description

本発明は、伝送されるソースデータの１つ以上のシーケンス（系列）に属するデジタルデータを特に様々な発生源からのノイズが存在する中で符号化（encode）し、そしてそうして伝送された符号化データを復号（dedcode）する技術に関する。

より具体的には、本発明は、特に「ターボ符号（turbo-codes）」（登録商標）として知られる符号を復号する技術の改良、とりわけ連接符号（concatenated codes）を繰り返して復号（iterative decoding）する操作の改良に関する。

情報（データ，画像，音声など）の伝送は、デジタル伝送技術にますます依存している。ソース符号化（source encoding）においてデジタルビットレートを減らし、同時にハイクォリティを維持するために多大な努力が払われてきた。当然ながらこれらの技術には、伝送に関係した擾乱（disturbance）に対してビットの保護の改良が要求される。これらの伝送システムにおいては強力な誤り訂正符号を使用することが不可欠となっている。「ターボ符号（turbo-codes）」技術が提案されたのは、特にこの目的のためである。

「ターボ符号」の一般原理は、具体的には、「少なくとも２つの並列的なシステマチックな畳み込み符号化操作を用いる誤り訂正符号化の方法（原題；Procede de codage correcteur d'erreurs a au moins deux codages convolutifs systematiques paralleles（英訳；Method of error correction encoding with at least two parallel systematic convolutive encoding operation））」と題された仏国特許第91 05280号と、１９９３年５月に開催された通信に関するＩＥＥＥ国際会議ＩＣＣ’９３の会議録巻２／３の１０６４乃至１０７１ページに掲載されたC. Berrou、A. Glavleux及びP. Thitlmajsbimaによって著された「シャノン限界にせまる誤り訂正符号化及び復号化：ターボ符号（Near Shannon limit error-correcting coding and decoding: Turbo-Codes）」に記述されている。従来技術に関してはC Berrou及びA. Glavieuxによって著された「最適に近い誤り訂正符号化及び復号化：ターボ符号（Near Optimum Error Correcting Coding and Decoding: Turbo-Codes）」（１９９６年１０月発行の通信に関するＩＥＥＥトランザクション（IEEE Transactions on Communications）第４４巻第１０号１２６１乃至１２７１ページ）に詳しい。

この技術は、少なくとも２つの要素復号器（elementary decoder）の使用に基づく「並列連接」符号化（"parallel concatenation" encoding）の導入を提案している。これによれば２つの別個の符号器から来る有効な２つの冗長シンボル（redundancy symbol）が作られる。この２つの要素符号器の間には、これらの要素符号器のそれぞれに同じデータであるが各回異なる順序で採取されたソースデジタルデータが供給されるように置換手段（permutation means）が導入される。

このタイプの技術を補完する技術が「ブロック・ターボ符号（block turbo-codes）」又はＢＴＣとして知られる符号（codes）を得るために使用される。この補完技術はブロック符号化（連接符号（concatenated codes））用に設計される。この改良技術は、R. Pyndiab，A. Glavieux，A. Picart，及びS. Jacqによって著された「積符号の最適に近い復号（Near optimum decoding of product code）」（１９９８年８月発行の通信に関するＩＥＥＥトランザクション（IEEE Transactions on Communications）第４６巻第８号１００３乃至１０１０ページ）と、「連接ブロック符号を適用して情報ビットを伝送するための方法（原題；Procede pour transmettre des bits d'information en appliquant des codes en blocs concatenes（英訳；Method for the Transmission of Information Bits by the Application of Concatenated Block Codes））」と題された仏国特許第93 13858号、並びに、0. Aitsab及びR. Pyndiakによる「リード・ソロモン・ブロック・ターボ符号の性能（Performance of Reed Solomon Black Turbo-Code）」）（１９９６年１１月にロンドンで開催されたIEEE Globecom'96 Confcrenceの会議録巻１／３の１２１乃至１２５ページ）に記述されている。

この技術は、特に、P. Eliasによって導入された積符号（product codes）の使用に基づいており、彼によって著された１９５４年９月発行の情報理論に関するＩＲＥトランザクション（IRE Transaction on Information Theory）（巻ＩＴ４の２９乃至２７ページ）の論文「誤りの無い符号化（Error-Free Coding）」に記述されている。積符号はブロック符号の直列連接（serial concatenation of block codes）に基づく。積符号は、基本的なブロック符号復号器が入力側でビットを受取りそれを出力側に与えるハード入力・ハード出力アルゴリズム（hard-input and hard-output algorithms）に従って長く復号されてきた。

ブロック「ターボ符号」（block "turbo-codes"）を復号するために、基本的なブロック符号復号器が入力側でその尤度（likelihood）に応じて加重されたビットを受取りこれらのビットを出力側に与えるソフト入力・ソフト出力復号手段（soft-input and soft-output decoding means）が考案されている。

ブロック「ターボ符号」は、データ符号化がサイズの小さなブロック（例えば１００ビットより小さなブロック）に適用されるとき、或いは符号効率（すなわち、有用なデータビットの数を符号化した後のデータビットの数で割ったもの、例えば０．９５）が高く、かつ、要求されるエラーレートが低いときに、特に興味を引く。実際、一般的に或る与えられた信号対ノイズ比の関数として残差エラーレート（residual error rate）を使って測定される符号のパーフォーマンスレベルは、ブロック「ターボ符号」の場合には非常に高い符号の最小ハミング距離（９，１６，２４，３６又はそれ以上）に応じて変化する。

「ターボ復号（turbo-decoding）」の異なる技術は、非常に大きな信頼性を必要とするデジタル通信にとってますます有用になっている。更に、伝送レートは、ますます高くなっている。光ファイバ上の伝送路を使用することにより、特にギガビットないしはさらにはテラビットの範囲にあるビットレートを実現することが可能となる。

従来技術には、
・モジュラー構造（modular structure）と、
・フォン・ノイマン構造（Von Neumann structure）と、
に基づく２つの異なったタイプの、ブロック「ターボ符号」のための周知タイプの復号器アーキテクチャが存在している。

モジュラー構造では、モジュール又は要素復号器（elementary decoders）がカスケードにされ（cascaded）、これらのモジュールは、それぞれハーフ・イタレーション（half-iteration）を担う。この処理は、加重入力・加重出力復号アルゴリズム（weighted-input and weighted-output algorithms）によく適している。というのは、これらのアルゴリズムは順々に古典的に実行され、埋め込むのが単純であるからである。

この従来技術の主な欠点は、データ処理に大きなレイテンシー（latency）が持ち込まれてしまうということである。ここで、レイテンシーとは、入力側に存在する１個のデータが次に出力側に置かれる前に復号器から出てくるサンプルの数である。このレイテンシーは、モジュール数とともに増大する。更に、回路の必要スペース（space requirements）はそれ自体比較的大きく、モジュール数とともに増大する。回路についてのこのレイテンシーと必要スペースといったパラメータはイタレーション数（繰り返し数；the number of iteration）及び／又は符号長が増大するときに重大な欠陥を構成する。

フォン・ノイマン構造では、回路は、全てのイタレーションに単一の記憶ユニット（storage unit）と単一の処理ユニット（processing unit）を使用して数回のイタレーションを実行する。要素復号器モジュールは、それ自身に折り返し戻される（ループバックされる）。このアーキテクチャのおかげで必要なメモリ数が減少する。記憶回路の表面積のゲイン（gain）は、その記憶域表面（storage surface）がイタレーション数とは無関係なために相当なものとなる。それでもなお、この構造の主な欠点は、データスループットレート（data throughput rate）が減少してしまうということである。

本発明は、様々な側面から特に従来技術のこれらの欠点を克服するよう設計される。

より具体的には、本発明の目的は、エラーレートの点で高いパーフォーマンスを実現すると同時に処理操作（要素復号）とメモリに必要な回路の表面積を抑えるのに適合した復号モジュール，方法，及びデバイスを提供することにある。

本発明のもう一つの目的は、或る与えられた動作クロック周波数に対して高いスループットレートを処理することが可能な復号モジュール，方法，及びデバイスを提供することにある。

本発明の更にもう一つの目的は、この種の復号モジュール，方法，及びデバイスにおける復号レイテンシー（decoding latency）を減らすことにある。

これらの目的並びに以下現れる目的は、復号されるデータサンプルを記憶する記憶手段を導入するタイプの、少なくとも２つの要素符号（elementary code）に対応する連接符号（concatenated code）を復号するためのモジュールによって達せられる。本発明によれば、このモジュールは、前記要素符号のうちの少なくとも１つのための少なくとも２つの要素復号器を具備し、前記要素符号の１つに関連した前記要素符号器は、前記記憶手段に含まれる個別の符号語（コードワード）を並列に同時処理することを特徴とする。

つまり、本発明はモジュールにおいて記憶手段数を倍にすることなく復号器数を倍にする、復号に対する全く新規かつ革新的なアプローチに基づく。このことは、復号回路の最大スペースを占有する（例えば、メモリは回路の全表面積の８０％を占める）のはメモリであるが、しかしスループットレートを増大させるために当業者が必然的にメモリと復号器の数を倍にする従来技術に対して、有利なポイントとなる。

本発明は、繰り返し復号器（iterative decoders）、特に「ターボ復号器（turbo-decoders）」に有利に適用することができる。本発明は、フォン・ノイマン構造（受信用及び／又はデータ処理用のメモリは処理ユニットと共に数回のイタレーションに使用され、このため回路の表面積の点では経済的であるが、しかし或る与えられた動作速度を得るために復号速度が制限される）や、モジュラー構造（受信用及び／又はデータ処理用のメモリは処理ユニットと共に単一のハーフ・イタレーション（half-iteration）に使用され、このため復号速度のゲインは得られるが、実質的な復号レイテンシーは維持される）といった、異なった構造の復号器に適用可能である。

一般的に、本発明は、復号速度におけるゲイン（これは具体的には本発明がフォン・ノイマン構造に適用される場合で、速度はフォン・ノイマン構造の主たる問題である）及び／又は復号レイテンシーのゲイン（これは具体的には本発明がモジュラー構造に適用される場合）が、比較的小さな回路表面積を同時に維持しながら得られるという価値がある。

このことから、本発明は、高いデータ伝送速度を得るために使用することができる。

有利な特徴として、復号されるべき前記データを記憶する前記記憶手段は、それぞれが要素符号語を含むｎ₁行と、それぞれが要素符号語を含むｎ₂列とから成る行列の形式に編成され、その場合において前記復号モジュールは、それぞれが前記行列の行（及び列それぞれ）の１つから供給されるｎ₁個（及びそれぞれｎ₂個）の要素復号器を具備する。

言い換えると、本発明は、直列連接符号（serial concatenated codes）に適用可能である。

本発明の特別な特徴として、前記記憶手段は、それぞれが要素符号語を含むｋ₁行を含むｎ₁行と、それぞれが要素符号語を含むｋ₂列を含むｎ₂列とから成る行列の形式に編成され、その場合において前記復号モジュールは、それぞれが前記行列の行（及び、列それぞれ）の１つから供給されるｋ₁個（及び、それぞれｋ₂個）の要素復号器を具備する。

このことから、本発明は、並列連接符号（parallel concatenated codes）に有利に適用することができる。

本発明は、使用される符号に対応する行列の行（及び、列それぞれ）の並列復号を実行して、それと同時に、データ受信用メモリ及びデータ処理用メモリに必要な回路表面積と比較して要素復号器は一般的には小さな回路表面積（或いは一般的にトランジスタ数）を必要とするので、全体的に回路表面積を比較的小さく維持しながら、復号速度を改善又はレイテンシーを減少させることもできる。

本発明の好ましい特徴の１つとして、前記記憶手段は少なくとも２つの要素符号語に同時にアクセスすることができるように編成される。

つまり、少なくとも２つの符号語に対応するデータは要素復号操作中に並列処理することができ、速度のゲイン及び／又はレイテンシーの減少が可能となる。

有利には、前記記憶手段は、シングルポートＲＡＭ型である。

従って、本発明は、２つの別個のアドレスに記憶されたデータへのアクセスへの備えがない現行メモリを使用することが可能となり、マルチポート・メモリを（その使用が禁止されていなくとも）使用する必要がない。

前記記憶手段は、好ましくは、コンパートメントに編成され、各コンパートメントは、単一のアドレスを有しかつそれぞれ要素符号の少なくとも２個の要素データを含む。

こうして、本発明は、少なくとも２つの要素復号器によって同時に使用されることがある少なくとも２個の要素データ（一般には加重されていても加重されていなくともよいバイナリ・データ）を含む単一のメモリ・コンパートメントへのアクセスを可能とする。これにより、内容が独立したデータへの同時アクセスが実現され、その結果、全体的な復号速度が比較的高い状態で記憶回路の動作周波数（つまり消費）が抑えられる。

有利な特徴として、前記復号モジュールは、ｍ個の要素符号語（elementary code words）並びにｌ個の要素符号語への同時アクセスを可能とし、ｍ＞１及び／又はｌ＞１によって少なくとも２つの要素復号器に同時に供給することが可能となる。

従って、本発明によれば、要素符号へ再分割して、それと同時に各要素符号に付随する要素復号器を提供することによって、最大の利点を引き出すことが可能である。本発明は、こうして復号の速度及び／又はレイテンシーを最適化する。

本発明の特別な特徴として、前記同時にアクセス可能な符号語は、ｎ₁行ｎ₂列の最初の行列の、
それぞれが要素符号語を含む隣り合う行及び／又は隣り合う列に対応する。

特定の態様では、前記要素符号は、同一のＣ符号（Ｃコード）である。

本発明は、要素符号が同一のときには復号速度及び／又はレイテンシーを最適化する。

有利には、前記復号モジュールは、少なくとも２つの要素復号操作を実行するよう設計される。

第１の態様では、前記連接符号は、直列連接符号（serial concatenated code）である。

第２の態様では、前記連接符号は、並列連接符号（parallel concatenated code）である。

このように、本発明は、これら２つの主なタイプの連接符号に適用することができる。

本発明は、連接符号を復号するためのデバイスであって、上述した種類のそれぞれが要素復号操作を実行する少なくとも２つのモジュールが導入された復号デバイスにも関係している。

本発明は、２つの要素符号に対応する連接符号を復号するための方法であって、同一の記憶手段により供給される前記要素符号を少なくとも１つ要素復号するための少なくとも２つの同時段階を具備する方法にも関係している。

有利な特徴として、前記復号方法は、前記記憶手段が前記要素復号段階の少なくとも２つを同時に実行するために該記憶手段のアドレスへ唯一回アクセスすることによって少なくとも２つの要素符号語にアクセスするように編成されるという点で、注目に値する。

特定の態様として、前記復号方法は、繰り返し的である。

好ましくは、処理済みデータの少なくとも一部は、加重される。

こうして、本発明は、「ターボ符号」の文脈において有利に使用され、復号した後に残るエラーレートの点で高い性能が実現される。

上述した復号デバイスと復号方法の利点は、復号モジュールの利点と同じであり、そのためそのことについては以下において詳細には述べない。

本発明の他の特徴と利点は、以下シンプルで非限定的なものとして添付図面を参照しながら述べられる好ましい実施の態様からより明らかとなる。

本発明の一般原理は、連接符号の復号操作において使用されるメモリの或る特定のアーキテクチャと、特にこれらの符号の復号法に基づく。

まず最初に、直列連接符号（serial concatenated code）は、一般的には、図１にあるような２次元のバイナリ・行列［Ｃ］の形で表現することができることに注意する。この行列［Ｃ］は、ｎ₁行（row）ｎ₂列（column）を含んでいる。また、
・バイナリ情報サンプルは、ｋ₁行ｋ₂列の部分行列１０，［Ｍ］，によって表される。
・行列［Ｍ］のｋ₁行の各行は、要素符号（elementary code）Ｃ₂（ｎ₂、ｋ₂、δ₂）（冗長部分（redundancy）は、行冗長部分行列（row redundancy sub-matrix）１１によって表される。）によって符号化される。
・行列［Ｍ］と行冗長部分行列のｎ₂列の各列は、要素符号Ｃ₁（ｎ₁、ｋ₁、δ₁）（バイナリ情報サンプルに対応する冗長部分は、列冗長部分行列（column redundancy sub-matrix）１２によって表される。また部分行列１１の行冗長部分に対応する冗長部分は、冗長部分の冗長部分行列（redundancy of redundancy sub-matrix）１３によって表される。）によって符号化される。

符号Ｃ₁が線形の場合、Ｃ₁によって構築される（ｎ₁−ｋ₁）行は、符号Ｃ₂の語（words）であり、従って最初のｋ₁行として復号されてよい。直列連接符号は、行に沿ったＣ₂のｎ₁個の符号語と列に沿ったＣ₁のｎ₂個の符号語によって特徴付けられる。符号Ｃ₁及びＣ₂は、ブロック符号又は線形ブロック符号として使用される畳み込み要素符号から得られてよい。

連接符号は、まず最初に行に沿った要素符号をそれぞれ復号し、次に、列に沿った要素符号をそれぞれ復号することによって繰り返し復号される。

本発明によれば、復号ビットレートを改善すべく、要素復号器は、
・ｎ₁行を復号するために（符号Ｃ₂のｍ₁（２≦ｍ₁≦ｎ₁）個の要素復号器が使用される）、及び／又は、
・ｎ₂列を復号するために（符号Ｃ₁のｍ₂（２≦ｍ₂≦ｎ₂）個の要素復号器が使用される）、
並列にされる。

各要素復号器は、受信及び／又は処理用のメモリから来る入力データを持ち、受信及び／又は処理用のメモリに保存される出力データを与える。回路クロック速度を合理的であり続けるよう維持しながら復号スループットレートをさらに改善するために、復号器の入力側又は出力側の数個のデータが単一のメモリ・コンパートメントに集められる。こうして、例えば４個の要素データ（それぞれの要素データは加重されてもされなくてもよい１個のバイナリ・データに対応する）を単一のメモリ・コンパートメントに一緒にグルーピングして、復号器の入力側（及び出力側それぞれ）又はメモリの出力側（及び入力側それぞれ）でこれらのデータをデマルチプレクシング（及びそれぞれマルチプレクシング）することによって、メモリの入力と出力におけるデータ・ビットレートは或る与えられた回路クロック速度で４倍になり、その結果、復号速度が全体的に増大しかつ／又はレイテンシーが減少する。

本発明は、並列連接符号（parallel concatenated codes）にも同じ方法で適用することができる。並列連接符号は、一般的に、図１にあるような２次元のバイナリ行列［Ｃ］の形で表現することができる。この行列［Ｃ］は、ｎ₁行ｎ₂列を含んでいる。また、
・バイナリ情報サンプルは、ｋ₁行ｋ₂列の部分行列１０，［Ｍ］，によって表される。
・行列［Ｍ］のｋ₁行の各行は、要素符号（elementary code）Ｃ₂（ｎ₂、ｋ₂、δ₂）（リダンダンシーは、行リダンダンシー部分行列１１によって表される。）によって符号化される。
・行列［Ｍ］のｋ₂列の各列は、要素符号Ｃ₁（ｎ₁、ｋ₁、δ₁）（バイナリ情報サンプルに対応するリダンダンシーは列リダンダンシー部分行列１２によって表される。並列連接符号の場合には冗長部分の冗長部分は存在しない。）によって符号化される。

図１の行列Ｃに対応する符号の「ターボ復号（turbo-decoding）」では、図２の繰り返し処理に従って、行列Ｃの全ての行、次いで全ての列で加重入力・加重出力復号（weighted-input and weighted output decoding）が実行される。

処理されるデータの受信２１の後、所定数（Nb#iter#Max）から成る以下の操作が実行される。
・列の復号２２（１ハーフ・イタレーション（one half -iteration））、
・行列の再構築２３、
・行の復号２４（１ハーフ・イタレーション）、
・行列の再構築２５。

従って、これらの操作は、各イタレーション毎に増加（ステップ２６参照）するイタレーション数ｉが（Nb#Iter#Max）未満である限り繰り返される（ステップ２７参照）。但し、数ｉは予めゼロに初期化されているものとする（ステップ２８参照）。

次いで、復号されたデータＤ_kが処理される（ステップ２９参照）。

一般に、１ハーフ・イタレーション２２，２５から別の１ハーフ・イタレーションまでに交換される情報は図３で定義される。

Ｒ_kは、伝送路から受信した情報に対応し、Ｒ’_kは１つ前のハーフ・イタレーションから来る情報に対応し、そしてＲ’_k ⁺は次のハーフ・イタレーションで送られる情報に対応する。従って、各ハーフ・イタレーションの出力は、Ｒ_kと、フィードバック又は収束係数alphaが掛けられた（３１）外部情報（extrinsic information）Ｗ_kとの和に等しい。この外部情報は、復号器３２の寄与に対応する。その外部情報は、復号器の加重出力Ｆ_kとこの同じ復号器の加重入力Ｄ_kとの間の差３３をとって得られる。

タイムリミット３４，３５は、復号器３２のレイテンシーを相殺するよう設計される。

以下において、加重入力・加重出力復号器（weighted-input and weighted-output decoder）は、入力としてＲ_k及びＲ’_k（ｑビットでサンプルされる）を持ち、出力側にて或る決まったレイテンシーＬ（復号アルゴリズムを実行するために必要な遅延時間）でＲ’_k ⁺及びＲ_k ⁺（ｑビットでサンプルされる）を配信するブロックであると考えられるものとする。それは処理ユニット（ＰＵ（Processing Unit））３０と称される。

復号器３２は、図２に示されたオペレーション２９の間に送り出される復号されたデータ要素に対応する、《ターボ復号（turbo-decoding）》操作の最後のハーフ・イタレーションの間に使用されるバイナリ判定（binary decision）Ｄ_kをさらに与える。

図３のブロック図の別の細分を議論する場合、Ｒ’_kは、処理ユニット４０の入出力になる外部情報Ｗ_kによって置き換えられることがある。復号器３２の入力としてなお使用されるＲ’_kは、そのときは内部変数である。この変形態様は、図４に示されている。

既に言及したように、《ターボ復号（turbo-decoding）》アルゴリズムの関数解析（functional analysis）が積符号の《ターボ復号器》回路に対する２つの可能なアーキテクチャ（１つのアーキテクチャはモジュラー型、もう１のアーキテクチャはフォン・ノイマン型マシンとして知られるマシンと関連する）を識別するために使用された。以下、これら２つの構造をやや詳しく説明する。

（ａ） モジュラー構造
アリゴリズムの操作スキームから、モジュラー構造は、《ターボ復号器》において各部分回路が復号ハーフ・イタレーション（すなわち、データ・行列［Ｒ］と［Ｗ］又は［Ｒ’］の行と列の復号）を実行することがイメージされてよい。［Ｒ］及び［Ｗ］（又は、選ばれた処理ユニット３０又は４０のブロック図に応じて［Ｒ’］）を記憶することが必要である。

完全な回路は、図５に示されているように同一のモジュールをカスケードにすることによって構築される。例えば４回のイタレーションでは、回路に８個のモジュール又は要素復号器が使用される。

モジュラー構造では、データは（サンプルからサンプルへ）順次に処理される。この処理は、加重入力・加重出力復号アルゴリズムに、これらのアルゴリズムの多くの機能が古典的に実行されかつ埋込が容易である限り、うまく適している。

各モジュールは、（ｎ₁ｎ₂＋Ｌ）個のサンプルのレイテンシーを導入する。このレイテンシーは、入力側にある１個のデータが次に出力に置かれる前に復号器から出てくるサンプルの数である。この表現では、ｎ₁ｎ₂個の最初のサンプルはデータ・行列の中身に対応し、次のＬ個のサンプルは、この行列の行（又は列）の復号特有のものに対応する。

（ｂ）フォン・ノイマン構造
第２のアーキテクチャは、フォン・ノイマン型シーケンシャルマシン（Von Neumann sequential machine）に例えることができる。それは、数回のイタレーションを実行するために、１つの同じ処理ユニットを使用する。先ほどの解決策と比較して、これは《ターボ復号器》の必要スペースを減らすことに主眼を置くものである。それはさらに、回路によって導入される全体のレイテンシーを実行されるイタレーション数とは無関係に最大で２ｎ₁ｎ₂個のサンプル（行列の中身を満たすのにｎ₁ｎ₂個、復号の追加サンプルがｎ₁ｎ₂個）に制限するという利点を有する。

各サンプルは、順次処理され、そして実行すべきハーフ・イタレーション数をデータスループットレートに掛け合わせた数の逆数を超えない時間内に復号されなければならない。つまり、４回のイタレーションでは、データスループットレートは、データ処理レートよりも少なくとも８倍小さいことがあり得る。このことは、モジュラー型アーキテクチャとフォン・ノイマン型アーキテクチャとの間で、最大データスループットレートが、使用されるハーフ・イタレーション数に少なくとも等しい因子で割り算されることを意味する。レイテンシーはフォン・ノイマン構造ではより小さい（他方の（ｎ₁ｎ₂＋Ｌ）・itに対して最大で２ｎ₁ｎ₂個のサンプル、itはハーフ・イタレーション数である）が、データスループットレートは、同じデータ処理速度に対してはより低い。

回路に取り入れることができるイタレーションの最大数は達成すべきビットレートと使用される技術に許される最大の動作周波数によって制限される。

これら２つの構造に関してメモリの特徴を説明する。いずれの場合も、回路の必要スペースは基本的に使用されるメモリのサイズと数によって決まる。選ばれた一般的アーキテクチャとは無関係に、進行中のハーフ・イタレーション（ハーフ・イタレーションはデータ・行列の行又は列の復号に対応する）の存続期間全体の間に行列［Ｒ］及び［Ｗ］（又は［Ｒ’］）を記憶することが実際には不可欠である。行においてデータを処理し、次に列においてデータを処理するには、データを受信するための第１のメモリと、データを処理するための第２のメモリを用意することが必要である。これら２つのメモリは、書き込み読出しモードで交互に働き、オートマトン（自動装置；auomaton）がシーケンシング（順序）を管理する。各メモリは行列に編成され、符号長ｎ₁ｎ₂の符号とｑビット上でのデータの数量化に対して、それぞれｑ・ｎ₁ｎ₂ビットのメモリ・アレイによって形成される。

（ａ） モジュラー構造
モジュラー構造の場合、ハーフ・イタレーション関する回路の一般的編成は図５及び図６に示されている通りである。

図５に示されたモジュール５０は、処理ユニット４０（図４に示されたもの）と以下の４個のメモリを含んでいる。
・データ［Ｒ］を含む記憶メモリ５１、
・データ［Ｒ］を含む処理メモリ５２、
・データ［Ｗ］（又は、処理ユニットに応じて［Ｒ’］）を含む記憶メモリ５３、
・データ［Ｗ］（又は［Ｒ’］）を含む処理メモリ５４。

記憶モジュール（storage module）５０に到達するｑビット上に符号化されたデータ［Ｒ］５７₁（及び［Ｗ］５７₂それぞれ）は、書き込みモードで働く受信メモリ５１（及び５３それぞれ）の行に沿って配置され、その際、メモリ５１（及びそれぞれ）の入力側にある論理スイッチ５５₁（及び５５₃それぞれ）（例えば、書き込み動作中にメモリ５１（及び５３それぞれ）の選択を可能にするアドレス指定ビットの形で導入される）は閉じており、メモリ５２（及び５４それぞれ）の入力側にあるスイッチ５６₁は開いている。最初のモジュールの入力側のデータ［Ｒ］は、伝送路から直接入ってくるが、その後のモジュールのそれぞれのデータ［Ｒ］は、１つ前のモジュール出力［Ｒ］５９₁から来る。最初のモジュールの入力側のデータ［Ｗ］はゼロであるが、その次のモジュールのそれぞれのデータ［Ｗ］は、１つ前のモジュールの出力［Ｗ］５９₂から来る。

同時に、先に受信された行列のデータは、その役割において読み出しモードで働く処理メモリ５２，５４の列に沿ってピックアップされる。その際、メモリ５２（及び５４それぞれ）の出力側にある論理スイッチ５６₂（及び５５₄それぞれ）（例えば、読み出し動作中にメモリ５２（及び５４それぞれ）の選択を可能にするアドレス指定ビットの形で導入される）は閉じており、メモリ５１（及び５３それぞれ）の出力側にあるスイッチ５６₂（及び５６₄それぞれ）は開いている。

受信メモリが一杯になると、処理メモリは、次の符号語に対応するデータを記憶するために書き込みモードに入る（言い換えると、メモリ５１，５２（及び５３，５４それぞれ）の役割が交換され、論理スイッチ５５₁，５５₂，５５₁，５６₂（及び５５₃，５５₄，５６₃，５６₄それぞれ）が「ポジション・チェンジする」）。２つのモジュール（１つは符号化された行列（encoded matrix）の列の復号用、もう１つは行の復号用）をカスケードにすることによって、完全なイタレーションが実行される。

使用されるメモリ５１，５２，５３，５４は、古典的で行アドレス指定可能（row-addressable）かつ列アドレス指定可能（column-addressable）なシングルポートＲＡＭ（Random Access Memories）から難なく設計することができる。他のアプローチ（例えばシフト・レジスタを使用）も考えられるが、より多くのスペースを占めることになるであろう。

図５に示されているようなデータバスで交換されるデータは、ｑビット上で符号化されるが、図６に示された変形態様ではデータは２ｑビット上で符号化され、そこでは、各データは、１個のデータ［Ｒ］に対応するｑビットと、１個のデータ［Ｗ］（又は［Ｒ’］）に対応するｑビットとを含んでいる。

図６に示されたモジュール６０によれば、復号ハーフ・イタレーション（decoding half-iteration）を実行することが可能となり、処理ユニット４０（図４に示されたもの）と次の２つのメモリとを含む。１つ目のメモリは、
・データ［Ｒ］及び［Ｗ］（又は、処理ユニットが図３に示されたようなユニット３０である場合には［Ｒ’］）を含む記憶又は受信メモリ６２、
２つ目のメモリは、
・データ［Ｒ］及び［Ｗ］（又は［Ｒ’］）を含む処理メモリ６３、
である。

復号モジュールに到達する２ｑビット上で符号化されたデータ６１は、書き込みモードで働いている受信メモリ６２の行に沿って順番に配置される。同時に、より以前に受信された行列のデータは、それ自体は読み出しモードで働く処理メモリ６２の列に沿ってピックアップされる。受信メモリ６２が一杯になると、処理メモリは、次の符号語に対応するデータを記憶するために書き込みモードに入る。２つのモジュール（１つは符号化された行列（encoded matrix）の列の復号用、もう１つは行の復号用）をカスケードにすることによって、完全なイタレーションが実行される。

使用されるメモリ６２，６３は、古典的で行アドレス指定可能かつ列アドレス指定可能なシングルポートＲＡＭ（Random Access Memories）から難なく設計することができる。他のアプローチ（例えばシフト・レジスタを使用）も考えられるが、より多くのスペースを占めることになるであろう。

実際的見地から、このモジュラー型アプローチは、高い動作周波数を可能にした利用法が非常に融通性があるという利点を有する。それと交換条件に、数個のモジュールをカスケード接続することによってレイテンシーと回路が占めるスペース量が増大する。イタレーション数及び／又は符号長が増大すると、これらのパラメータはすぐに重大な欠陥となる。

（ｂ） フォン・ノイマン構造として知られる構造
今度の回路は、図７に示された４つの記憶ユニット７０，７１，７２，７３を使用して数回のイテレーションを実行する。復号モジュールは、それ自身に折り返し戻される（ループバックされる）。このアーキテクチャでは、回路は全体で、実行されるイタレーション数とは無関係に４つのメモリ７０，７１，７２，７３だけを具備する。しかしながら、これらのメモリ７０，７１，７２，７３は、行にも列にも読み出しと書き込みきるようになっているべきである。

メモリ７０，７１，７２，７３は、アドレスで識別されるデータを読み出したり又は書き込みしたりすることが可能な古典的なシングルポートＲＡＭである。各サンプルは、直接的にアクセスされるので、行列は、行又は列のいずれかに沿って復号が可能である。メモリは、モジュラー型の解決策に選ばれたものと類似する。しかしながら、回路は全体でメモリを４つだけ備えるので、表面積におけるゲイン（gain）は注目に値する（４回のイタレーションで８０％）。しかしながら、回路の同じ動作速度に対して表面積のこうした減少が実現されるもののデータスループットレート（これはit／２イタレーションに対して少なくともitで割り算される：このレイテンシーの計算では、各要素復号を考慮に入れることが実際には必要である）が損なわれることに注意しなければならない。ｑビット上で符号化されたデータ［Ｒ］７６（及び［Ｗ］７５それぞれ）は、書き込みモードで働く受信メモリ７０（及び７２それぞれ）の行に沿って順番に配置され、論理ルータ７７₁（及び７８₁それぞれ）は、そのデータをメモリ７０（及び７２それぞれ）にルート付けする（例えば、書き込み動作の間にメモリ７０（及び７２それぞれ）の選択を可能にするアドレス指定ビットの形で導入される）。入力側のデータ［Ｒ］７６は、直接的に伝送路から来る。最初のハーフ・イタレーションの入力側データ［Ｗ］は、ゼロであるが、次の各ハーフ・イタレーションのデータ［Ｗ］は、１つ前のハーフ・イタレーションの出力［Ｗ］７５から来る。

同時に、以前に受信されたデータ［Ｒ］は、その役割において読み出しモードで働く処理メモリ７１の列に沿ってピックアップされる。メモリ７１と７０の出力側にある論理ルータ７７₂（例えば、アドレス指定ビットの形で導入される）は、読み出し動作中にメモリ７１の選択を可能とする。同時に、１つ前のハーフ・イタレーションから来るデータ［Ｗ］（或いは最初のハーフ・イタレーションの場合はゼロ）は、その役割において読み出しモードで働く処理メモリ７３の列に沿ってピックアップされる。メモリ７２，７３の出力側にある論理ルータ７８₂は、読み出し動作中にメモリ７２の選択を可能とする。

データ［Ｗ］の受信メモリが一杯になると（すなわち、データが継続的に伝送されると想定される場合、ブロックのターボ復号の各操作の終了時に）、処理メモリと受信メモリ［Ｗ］の役割が交換される。つまり、データ［Ｗ］の処理メモリは、書き込みモードに入り、受信メモリとなる（言い換えると、論理ルータ７８₁，７８₂は、次の符号語に対応するデータを記憶するために「ポジション・チェンジする」）。また、データ［Ｗ］の受信メモリは、読み出しモードに入り、処理メモリとなる。

データ［Ｒ］の受信メモリが一杯になると（すなわち、データが継続的に伝送されると想定される場合には、ブロックのターボ復号の各操作の終了時に）、処理メモリと受信メモリ［Ｒ］の役割が交換される。つまり、データ［Ｒ］の処理メモリは、書き込みモードに入り、受信メモリとなる（言い換えると、論理ルータ７７₁，７７₂は、次の符号語に対応するデータを記憶するために「ポジション・チェンジする」）。また、データ［Ｒ］の受信メモリは、読み出しモードに入り、処理メモリとなる。１つの変形態様として、データがパケット（又はバースト）モードで伝送される場合で、かつ、各パケットがたった１回だけ復号される場合において、復号は新しいパケットの到着前に完了されるが、フォン・ノイマン構造ではデータ［Ｒ］にそれぞれ処理メモリと受信メモリの２つを備える必要はなく、ただ１つのメモリで十分である。

使用されるメモリ７０，７１，７２，７３は、古典的で行アドレス指定可能かつ列アドレス指定可能なシングルポートＲＡＭ（Random Access Memories）から難なく設計することができる。他のアプローチ（例えばシフト・レジスタを使用）も考えられるが、より多くのスペースを占めることになるであろう。

図７に示されているように、データバス上で交換されるデータは、ｑビット上で符号化されることに注意したい。

図５、図６及び図７に示された実施態様の或る変形態様として、図３に示された処理ユニット３０が処理ユニット４０と置き換わる。その際、メモリにおいて［Ｗ］タイプのデータは、データ［Ｒ’］で置き換えられる。

従来技術によれば、高スループットレート型アーキテクチャでは、図６又は図７に示されたモジュール数は２倍になる。

そこで、本発明は、連接符号の「ターボ復号器」の高スループットレート型アーキテクチャに特に適した新規なアプローチを提案する。

連接符号（concatenated codes）は、最初の行列Ｃの行（又は列）全てで符号語（code words）を有するという特徴を備える。

本発明によれば、復号は、図８に示された原理に従って並列化される。そこで使用されるモジュール８０は、ハーフ・イタレーションを実行するためのものであり、モジュール８０をカスケードにしてモジュラー型ターボ復号構造（modular turbo-decoding structure）を形成することができる。行列８１（データ［Ｒ］及び［Ｗ］（又は、処理ユニットのタイプに応じて［Ｒ’］）を含む２ｑビットのサンプルｎ₁ｎ₂個の処理メモリ・アレイ）は、複数の要素復号器（又は、図３と図４に示されたような処理ユニット３０又は４０）８２₁乃至８２_mを供給する。

実際には、符号Ｃ₁（又はＣ₂）の要素復号器の数は、ｍ個の要素復号器８２₁乃至８２_mの倍になる。従って、最大数のｎ₁（又はｎ₂）個の符号語を処理することが可能であるが、読み出し又は書き込みメモリのアクセス動作が異なる瞬間に起こるという条件の下でのことである（「マルチポート」ＲＡＭを使用しない限り行列の数個のメモリ・セルに同時にアクセスすることは不可能である）。この条件が満足されていれば、比Ｆ_{throughput rate}／Ｆ_PUmax（Ｆ_{throughput rate}は、ターボ復号器の出力側における有効なスループットレート、Ｆ_PUmaxは処理ユニットの動作速度を表す）に関してファクタｎ₂（又はｎ₁）を得ることは可能である。というのは、或る与えられた時点でｎ₂（又はｎ₁）個のサンプルが処理されることがあるからである。

行列８３（２ｑビットのサンプルｎ₁ｎ₂個の受信メモリ・アレイ）は、１つ前のモジュール８０の複数の要素復号器８２₁乃至８２_mから供給される。

第１のモジュールでは、データ［Ｒ］は、伝送路から直接来るが、データ［Ｗ］（又は、或る変形態様として、本発明は、最初のモジュールの要素復号器の入力側のデータ［Ｒ］に対応するハーフ・バス（half-bus）のみを使用する）は、ゼロである。

各ハーフ・イタレーション毎に、メモリ８１，８３のそれぞれの役割が交換され、これらのメモリは、処理メモリと記憶メモリに交互になる。

データは、受信メモリの列に沿って書き込まれるが、それらのデータは、処理メモリ・アレイにおいては行に沿って読み出されることに注意する。このためインタリービング手段（interleaving means）及びデインタリービング手段（de-interleaving means）が有利に得られる。この手段は、モジュールをカスケードにすることによって実現が容易であり（ターボ符号器（turbo-coder）のインタリーバ（interleaver）が均等な場合には、データは、行毎に書き込まれ、列毎に読み出される）、その場合は、モジュールの要素復号器の出力は、次のモジュールの受信メモリ・アレイに接続される。

このアーキテクチャの主な欠点は、ｍ個の要素復号器が並列に存在すればメモリ８１と８３は周波数ｍＦ_PUmaxで動作しなければならないということである。

モジュラー構造の第１の変形態様によれば、行列８１は、ｑビットのｎ₁ｎ₂個のサンプルの２つの処理メモリ・アレイに分割され、これら２つのメモリ・アレイは、それぞれデータ［Ｒ］又は［Ｗ］（又は、処理ユニットのタイプに応じて［Ｒ’］）を含んでいる。更に、行列８３は、それ自体、それぞれデータ［Ｒ］又は［Ｗ］を含むｑビットのｎ₁ｎ₂個のサンプルの２つの受信メモリ・アレイに分割される。

或る変形態様として、《ターボ復号器（turbo-decoder）》は、フォン・ノイマン構造に従って構築される。この変形態様によれば、処理メモリ・アレイは、データ［Ｒ］に関連する処理メモリ・アレイ（データが連続的に伝送されることが想定される場合）とデータ［Ｗ］（又は、処理ユニットの態様に応じて［Ｒ’］）に関連する処理メモリ・アレイとに分割される。同様に、処理メモリ・アレイは、データ［Ｒ］に関連する受信メモリ・アレイとデータ［Ｗ］に関連する受信メモリ・アレイとに分割される。まさに図７の構造のように、データ［Ｒ］の処理メモリ及び受信メモリの役割は、各ハーフ・イタレーション毎に交換され、データ［Ｗ］の処理メモリ及び受信メモリの役割は、ブロック・ターボ復号操作毎に交換される。しかしながら、本発明によれば、フォン・ノイマン構造においてデータ［Ｒ］及び［Ｗ］の処理メモリは、ｍ個の要素復号器に供給すること、そしてこれらの要素復号器の出力［Ｗ］は、データ［Ｗ］の受信メモリに折り返し戻される（ループバックされる）ことに注意する。この代替態様によれば、データがパケット（又はバースト）モードで伝送され、そしてそれぞれのパケットがたった一回の操作で復号されなければならず、その復号は、新たなパケットの到着前に完了される場合においては、データ［Ｒ］用に２つの処理メモリ及び記憶メモリをそれぞれ備える必要はなく、たった１つのメモリで十分である。

本発明の有利な特徴として、図１０に示された原理に従って数個のデータを同じアドレスに記憶する際に、メモリの動作速度を同じに維持し、スループットレートを増大させることが可能である。しかしながら、行でも列でもこのデータを使用することが可能である必要がある。その結果、このアドレスは行と列両方で読み出す（又は書き込む）際にデータが隣り合うように編成される。

図９を参照して、最初の行列９０の２つの隣り合う行ｉとｉ＋１と２つの隣り合う列ｊとｊ＋１を議論しよう。

図１０において、４つのサンプル（ｉ，ｊ）、（ｉ，ｊ＋１）、（ｉ＋１，ｊ）、（ｉ＋１，ｊ＋１）は、新行列１００の語（a word）１０５を構成する。この行列は、４倍少ないアドレス（Ｉ，Ｊ）と４倍多い語（word）とを有する。ｎ₁及びｎ₂が偶パリティ値であれば、
１≦Ｉ≦ｎ₁／２の場合には、ｉ＝２^*Ｉ−１
である、
同様に、
１≦Ｊ≦ｎ₂／２の場合には、ｊ＝２^*Ｊ−１
である。

行の復号には、サンプル（ｉ，ｊ），（ｉ，ｊ＋１）１０１が処理ユニット（processing unit）ＰＵ１に割り当てられ、（ｉ＋１，ｊ），（ｉ＋１，ｊ＋１）１０２が処理ユニットＰＵ２に割り当てられる。列の復号には、（ｉ，ｊ），（ｉ＋１，ｊ）１０３が処理ユニットＰＵ１に割り当てれ、（ｉ，ｊ＋１），（ｉ＋１，ｊ＋１）１０４が処理ユニットＰＵ２に割り当てられる。処理ユニットがこれらのサンプルのペアを入力側（ＲＡＭの読み出し）と出力側（ＲＡＭの書き込み）とで同じ期間１／Ｆ_PUmax内に処理することが可能な場合には、この行列の処理時間は、最初の行列の場合よりも４倍大きくなる（図１０）。

この図１０は、もちろん、メモリの４つの部分への「再分割（subdivision）」の一例だけを示したものである。

この点を一般化すると、新行列１００の語１０５が行のｍ個のサンプルと列のｌ個のサンプルを含む場合には、「行」復号のｍ個の処理ユニットと「列」復号のｌ個の処理ユニットのみでこの行列の処理時間はｍ・ｌ倍速くなる。

符号Ｃ₁と符号Ｃ₂とが同一であれば、図１１から分かるように、《行用》ＰＵと《列用》ＰＵも同一である。その場合、ｍ＝ｌでｍ個の処理ユニット１１２₁乃至１１２_m（図３又は図４に示された処理ユニット３０又は４０といったもの）が必要である。デマルチプレクサ（demultiplexer）１１４は、行列１１１（２ｑ・ｍ²ビットの語ｎ₁ｎ₂／ｍ²個を持つ処理メモリ・アレイ）のデータを、それぞれが同時に２ｑ・ｍビットのサンプルを受信するｍ個の要素処理ユニット（ＰＵ）１１２₁乃至１１２_mに配信する。

マルチプレクサ（multiplexer）１１５には、要素復号器１１２₁乃至１１２_mによって２ｑ・ｍビットのサンプルが供給される。マルチプレクサ１１５は次に２ｑ・ｍ²ビットのサンプルを次のハーフ・イタレーションに対応するモジュールの受信メモリ・アレイ１３に供給する。

この編成のデータ・行列は特別なメモリ・アーキテクチャも高速度も必要としない。更に、ＰＵの計算量（complexity）が以前のＰＵのそれのｍ倍未満のままである場合には、全体の計算量はｍ²倍高い速度に対してはより小さい）（この結果は、図８に提示されたＰＵをｍ²個使用することにより得ることができている）。

このメモリは、最初の行列Ｃよりｍ²倍少ない語（words）を有する。同じ技術では、アクセス時間は、それ故により短いものとなる。

従って、本発明は、高いスループットレートで働く連接符号を復号するためのアーキテクチャを提案する。これらの符号は、畳み込み符号（convolutive codes）から又は線形ブロック符号（linear block codes）から得られてよい。本発明は、基本的には、復号速度を加速させるためにメモリＣの最初の編成を修正する。時間１／Ｆ_PUmaxの期間中に、ｍ個のサンプルがｍ個の要素復号器のそれぞれで処理される。これによって、スループットでｍ²のゲインが得られる。これらｍ個のサンプルの処理によって要素復号器の表面積がそれほど増加しない場合には、表面積のゲインは、この解決策をｍ²個の復号器を必要とするものと比較すると、ｍに近い。

１つの変形態様として、デマルチプレクサ（demultiplexer）１１４は、メモリ・アレイ１１１から受信される２ｑ・ｍ²ビットのサンプルをそれぞれ逆多重化（demultiplex）して、それらのサンプルを順番に並べて２ｑビットのサンプルｍ個から成るｍ個のシーケンスを得る。これらのシーケンスはそれぞれ要素処理ユニット１１２₁乃至１１２_mに１つずつ配信される。次に、処理ユニット１１２₁乃至１１２_mは、それぞれマルチプレクサ１１５に２ｑビットのサンプルから成るシーケンスを供給する。マルチプレクサは、処理ユニット１１２₁乃至１１２_mから同時に来るｍ個のシーケンスを処理して次のハーフ・イタレーションに対応するモジュールの受信メモリ・アレイ１１３に２ｑ・ｍ²ビットのサンプルを供給する。この変形態様は、各モジュール毎にただ１つの処理メモリ・アレイが存在しており、従来技術において得られる復号速度よりｍ倍高い復号速度を等しいクロック速度で実現する。

図１１を参照して説明された実施態様によれば、メモリ・アレイ１１１，１１３には２ｑ・ｍ²ビット上で符号化されたデータが含まれており、受信メモリ及び処理メモリの語数は、より小さく、これらのメモリへのアクセス時間は小さくなる。

当然ながら、本発明は、ここに説明された例示的な実施態様には限定されない。

特に、当業者であれば使用されるメモリのタイプのどんな変形も考えることができる。これらは、例えば、シングルポートＲＡＭ又はマルチポートＲＡＭであってもよい。

更に、本発明は、データがパケット（又はバースト）モードで又は連続的に伝送される場合にもうまく同等に適用することができる。

更に、本発明は、畳み込み符号（convolutive code）又はブロック符号（block code）のタイプである場合がある直列又は並列の連接符号にも関係する。

本発明は、２つの連接符号によって形成された符号に関係するが、３つ以上の連接符号によって形成された符号にも関係する。

一般に、本発明は、情報シーケンス（置換されようがなかろうが）に作用する要素符号によって形成され、要素符号語の少なくとも１つが少なくとも２つの符号語で構成される、全ての「ターボ符号」にもそれらがブロック・ターボ符号であろうがなかろうが関係する。

本発明の特定の実施態様での、積符号語（product code word）又はブロック「ターボ符号」（block "turbo-code"）を表す行列の構造を示した図である。 それ自体周知のブロック「ターボ符号（turbo-code）」の復号手順を示したブロック図である。 それ自体周知の「ターボ復号（turbo-decoding）」のハーフ・イタレーション（half-iterations）を実行する処理ユニットのブロック図である。 それ自体周知の「ターボ復号」のハーフ・イタレーションを実行する処理ユニットのブロック図である。 従来技術での、モジュラー構造のターボ復号器モジュールのブロック図である。 従来技術での、モジュラー構造のターボ復号器モジュールのそのメモリの構造が示されたブロック図である。 従来技術での、フォン・ノイマン構造のターボ復号器モジュールのそのメモリの構造が明示されたブロック図である。 本発明の第１の特定の実施態様での、復号器を並列にして高いスループットレートを実現するようにした復号器のブロック図である。 本発明の第２の特定の実施態様での、メモリ・コンパートメントを図式的に示した図である。 本発明の或る特定の実施態様の一変形態様での、メモリ・コンパートメントを処理ユニットを配置させた上で図式的に示した図である。 本発明の或る特定の実施態様の一代替態様での、ターボ復号器のブロック図である。

Claims (15)

1. 復号されるべきデータサンプルを記憶するための記憶手段を実装するタイプの、少なくとも２つの要素符号に対応する連接符号を復号するための復号モジュールであって、
   前記要素符号のうちの少なくとも１つのための少なくとも２つの要素復号器（８２₁〜８２_m，１１２₁〜１１２_m）を具備し、
   前記要素符号の１つに関連した前記要素符号器（８２₁〜８２_m，１１２₁〜１１２_m）は、前記記憶手段（８１，８３，９０，１１１，１１３）に含まれる個別の符号語を並列に同時処理し、
   前記記憶手段（８１，８３，９０，１１１，１１３）は、それぞれが単一のアドレスを含み、かつ、それぞれが要素符号語に対応する少なくとも２個の要素データ（１０１，１０２，１０３，１０４）を含むコンパートメント（１０５）に編成されること、
   を特徴とする復号モジュール。
2. 復号されるべき前記データを記憶する前記記憶手段は、それぞれが前記要素符号の符号語を含むｎ₁行と、それぞれが前記要素符号の符号語を含むｎ₂列とから成る行列（１０）の形式に編成され、
   それぞれが前記行列（１０）の行（及び列それぞれ）の１つから供給されるｎ₁個（及びそれぞれｎ₂個）の要素復号器（８２₁〜８２_m，１１２₁〜１１２_m）を具備すること、
   を特徴とする請求項１に記載の復号モジュール。
3. 前記データを記憶する前記記憶手段は、それぞれが前記要素符号の符号語を含むｋ₁行を含むｎ₁行と、それぞれが前記要素符号の符号語を含むｋ₂列を含むｎ₂列とから成る行列（１０）の形式に編成され、
   それぞれが前記行列（１０）の行（及び列それぞれ）の１つから供給されるｋ₁個（及びそれぞれｋ₂個）の要素復号器（８２₁乃至８２_m 、１１２₁乃至１１２_m）を具備すること、
   を特徴とする請求項１に記載の復号モジュール。
4. 前記記憶手段（８１，８３，９０，１１１，１１３）は、少なくとも２つの要素符号語に同時にアクセスすることができるように編成されることを特徴とする請求項１乃至３の何れか１項に記載の復号モジュール。
5. 前記記憶手段（８１，８３，９０，１１１，１１３）は、シングルポートＲＡＭ型であることを特徴とする請求項４に記載の復号モジュール。
6. 前記記憶手段（８１，８３，９０，１１１，１１３）の各前記コンパートメント（１０５）は、それぞれ、
   ・請求項２及び３の何れかに記載された前記行に沿ったｍ（１より大きな整数）個の要素復号器、及び／又は、
   ・請求項２及び３の何れかに記載された前記列に沿ったｌ（１より大きな整数）個の要素復号器、
   にｍ・ｌ個の要素データ（１０１，１０２，１０３，１０４）を同時供給することができるようにする単一のアドレスを含むことを特徴とする請求項４又は５に記載の復号モジュール。
7. 前記同時にアクセス可能な符号語は、ｎ₁行ｎ₂列の最初の行列（１０）の、それぞれが要素符号語を含む隣合う行及び／又は隣合う列に対応することを特徴とする請求項４乃至６の何れか１項に記載の復号モジュール。
8. 前記要素符号は、同一のＣ符号であることを特徴とする請求項１乃至７の何れか１項に記載の復号モジュール。
9. 少なくとも２回の要素復号操作を実行することを特徴とする請求項１乃至８の何れか１項に記載の復号モジュール。
10. 前記連接符号は、直列連接符号であることを特徴とする請求項１乃至９の何れか１項に記載の復号モジュール。
11. 前記連接符号は、並列連接符号であることを特徴とする請求項１乃至１０の何れか１項に記載の復号モジュール。
12. 連接符号を復号するための復号デバイスであって、請求項１乃至１１の何れか１項に記載された少なくとも２つのモジュールがカスケードに取り付けられ、かつ、少なくとも２つのモジュールのそれぞれが要素復号操作を実行するように構成したことを特徴とする復号デバイス。
13. ２つの要素符号に対応する連接符号を復号するための方法であって、同一の記憶手段（８１，８３，９０，１１１，１１３）により供給される、前記要素符号の少なくとも１つを要素復号するための少なくとも２つの同時進行のステップを含み、
    前記記憶手段（８１，８３，９０，１１１，１１３）は、前記少なくとも２つの要素復号ステップを同時に実行するために、前記記憶手段（８１，８３，９０，１１１，１１３）のアドレスへ単一回のアクセスを行うことによって少なくとも２つの要素符号語にアクセスするように編成されることを特徴とする復号方法。
14. 繰り返し復号が実行されることを特徴とする請求項１３に記載の復号方法。
15. 処理済みデータの少なくとも一部が重み付けされることを特徴とする請求項１３又は１４に記載の復号方法。

Images