JPH0661873A - インターリーブ回路及びデ・インターリーブ回路 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成で複雑なインターリーブ処理及び
デ・インターリーブ処理ができるようにする。 【構成】 ブロック化された入力デジタルデータを、メ
モリ１１１，１１２，１１３に一旦記憶させて、このメ
モリ１１１，１１２，１１３からの読出し順序を書込み
順序と変えることで、複数ブロックに跨がってインター
リーブさせてバーストデータブロックとするインターリ
ーブ回路において、メモリ１１１，１１２，１１３を少
なくとも第１の群のメモリ１１１と第２の群のメモリ１
１２，１１３とに分割し、第１の群のメモリ１１１とし
て、入力デジタルデータをメモリに書込んでから読出す
までの時間が比較的短いインターリーブ処理を行い、第
２の群のメモリ１１２，１１３として、入力デジタルデ
ータをメモリに書込んでから読出すまでの時間が比較的
長いインターリーブ処理を行うようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば移動体通信シス
テムに適用して好適なインターリーブ回路及びデ・イン
ターリーブ回路に関する。

【０００２】

【従来の技術】自動車電話システムなどの移動体用通信
システムにおいて、基地局と移動体（端末局）との間で
デジタルデータ伝送により通信を行うようにしたものが
ある。図１４はこの場合の端末局として構成された携帯
電話機の一例を示す図で、図中１はアンテナを示し、こ
のアンテナ１が基地局から伝送される信号を受信して受
信回路２に供給し、この受信回路２で所定チャンネルの
信号を復調してチャンネルデコーダ１０に供給する。こ
のチャンネルデコーダ１０では、通信方式で決められた
後述するデコード処理を行い、処理されたデータを音声
コーデック回路３に供給し、アナログ音声信号に変換す
る。そして、変換されたアナログ音声信号を送受話器４
に接続されたスピーカ５から出力させる。この場合、受
信回路２での受信チャンネルは、周波数シンセサイザ８
が出力する周波数信号により決まる。この周波数シンセ
サイザ８の出力周波数は、制御回路３０により制御され
る。

【０００３】そして、送信系の構成としては、送受話器
４に接続されたマイク６が拾った音声信号を音声コーデ
ック回路３に供給し、デジタル音声信号に変換する。そ
して、変換されたデジタル音声信号をチャンネルエンコ
ーダ２０に供給し、通信方式で決められた後述するエン
コード処理を行い、処理されたデータを送信回路７に供
給し、所定チャンネルの信号に変調してアンテナ１から
送信させる。この場合、送信回路７での送信チャンネル
は、周波数シンセサイザ８が出力する周波数信号により
決まる。

【０００４】また、制御回路３０には、ダイヤルキー３
１と表示パネル３２とが接続してあり、ダイヤルキー３
１の操作に基づいた発信処理が制御回路３０の制御で行
われる。また、表示パネル３２には、制御回路３０の制
御でダイヤル番号などが表示される。さらに、制御回路
３０は基地局側から伝送される制御データに基づいて、
各回路の制御を行うようにしてある。

【０００５】ここで、チャンネルデコーダ１０でのデコ
ード処理及びチャンネルエンコーダ２０でのエンコード
処理としては、図１５に示す構成で処理される。即ち、
受信系でのデコード処理としては、受信回路２が出力す
る受信データをデクリプション回路１１でスクランブル
されたデータのスクランブル解除をした後、受信データ
であるバーストデータをデ・インターリーブ回路１２に
供給する。そして、このデ・インターリーブ回路１２
で、インターリーブされて伝送されたデジタルデータの
デ・インターリーブを行い、元のブロックデータに復元
する。この復元処理は、ＲＡＭによるメモリを使用した
処理で行われる。そして、このブロックデータをビタビ
復号器１３に供給し、送信側で畳込み符号化されたデー
タの復号を行う。そして、復号されたソースデータをパ
リティチェッカ１４に供給し、パリティチェックによる
エラー訂正処理を行い、処理されたデータを音声コーデ
ック回路３側に供給する。

【０００６】また、送信系でのエンコード処理として
は、音声コーデック回路３が出力する送信用のソースデ
ータをパリティ発生回路２１に供給し、エラー訂正用の
パリティを付加させる。そして、パリティが付加された
ソースデータを畳込み符号器２２に供給し、畳込み符号
化されたブロックデータとする。そして、このブロック
データをインターリーブ回路２３に供給し、インターリ
ーブされたバーストデータとする。このインターリーブ
処理も、デ・インターリーブ処理と同様に、ＲＡＭによ
るメモリを使用した処理で行われる。そして、インター
リーブされたバーストデータをエンクリプション回路２
４に供給してスクランブル処理を行い、スクランブルさ
れたバーストデータを送信回路７に供給して所定チャン
ネルで送信させる。これらのデコード処理及びエンコー
ド処理は、制御回路３０の制御で行われる。

【０００７】次に、メモリを使用したインターリーブ処
理やデ・インターリーブ処理を説明すると、例えばイン
ターリーブ処理は図１６に示すインターリーブ回路で行
われる。即ち、端子４１に得られる畳込み符号化された
ブロックデータをメモリ４２に供給し、このメモリ４２
に一旦記憶させる。このメモリ４２は２ブロックのデー
タが記憶できる容量のＲＡＭで構成され、１ブロック分
の記憶容量毎にメモリａ，メモリｂと分けられている。
そして、このメモリ４２へのデータの書込み順序と読出
し順序とを変えることで、インターリーブされたバース
トデータを端子４３に得る。

【０００８】そして、メモリ４２でのインターリーブ処
理の制御として、制御回路３０側から端子４４，４５に
開始信号ａ，ｂが供給され、端子４４に得られる開始信
号ａをカウンタ４６でカウントすると共に、端子４５に
得られる開始信号ｂをカウンタ４７でカウントする。そ
して、カウンタ４６のカウント出力をアドレスセレクタ
４８に供給すると共に、カウンタ４７のカウント出力を
アドレス変換回路４９を介してアドレスセレクタ４８に
供給する。ここで、アドレス変換回路４９は、ＲＯＭで
構成された変換テーブルを参照してカウントデータを読
出しアドレスに変換する回路である。この場合の変換と
しては、後述するインターリーブ方程式に基づいた変換
が行われる。そして、アドレスセレクタ４８は、カウン
タ４７から供給されるデータと、アドレス変換回路４９
から供給されるデータとを、選択的にメモリ４２に供給
して、このデータによりメモリ４２への書込みアドレス
及び読出しアドレスの制御を行う。

【０００９】ここで、この回路では例えば次式に示すイ
ンターリーブ方程式を想定する。

【００１０】

【数１】ｉ（Ｂ，ｊ）＝Ｃ（ｎ，ｋ）

【数２】ｋ＝０，１，‥‥４５５

【数３】ｎ＝０，‥‥Ｎ，Ｎ＋１，‥‥

【数４】Ｂ＝Ｂ₀ ＋４・ｎ＋ｋ ｍｏｄ（８）

【数５】 ｊ＝２〔（４９ｋ）ｍｏｄ５７〕＋〔（ｋ ｍｏｄ８）ｄｉｖ４〕

【００１１】このインターリーブ方程式を設定すること
で、４５６ビットで構成される１ブロックデータが５７
ビットずつに８分割されて、ブロックデータの８ｋ，８
ｋ＋１，８ｋ＋２，８ｋ＋３番目のデータは、前半の４
バーストデータの偶数番目にインターリーブされ、ブロ
ックデータの８ｋ＋４，８ｋ＋５，８ｋ＋６，８ｋ＋７
番目のデータは、後半の４バーストデータの奇数番目に
インターリーブされ、深さ８で４バースト毎にブロック
データの組み合わせが変化して行く。

【００１２】このインターリーブ方程式に基づいた書込
みアドレス及び読出しアドレスの制御状態を図１７を参
照して説明すると、図１７のＡ及びＢはメモリａ及びｂ
のブロックデータの書込み状態及び読出し状態を示し、
各メモリａ，ｂの書込みアドレス及び読出しアドレス
は、アドレスセレクタ４８から供給されるアドレス信号
（図１７のＣ）により制御される。ここで、このアドレ
ス信号は図１７のＤに示すように、カウンタａ（４６）
のカウント出力が書込みアドレスになると共に、アドレ
ス変換回路４９の出力が読出しアドレスになる。このそ
れぞれのカウント出力やアドレス変換出力は、図１７の
Ｅ及びＦに示すように、端子４４，４５に得られる開始
信号ａ，ｂに同期して交互に得られる。

【００１３】この図１７に示すように、各メモリａ，ｂ
は全てのブロックデータの読出しが終了するまでは、次
のブロックデータの書込みができないため、メモリ４２
として少なくとも２ブロック分の容量を必要とする。

【００１４】なお、ここでは図示しないが、インターリ
ーブされたデータを復元するデ・インターリーブ回路
は、基本的にはインターリーブ回路と逆の処理を行う回
路であるので、インターリーブ回路と同じ容量のメモリ
を必要とする。

【００１５】

【発明が解決しようとする課題】このようにインターリ
ーブ処理やデ・インターリーブ処理には、比較的大容量
のメモリを必要とする不都合があった。ここで、インタ
ーリーブされる深さが深くなるに従って、必要なメモリ
の容量も増大するので、複雑なインターリーブを行う場
合には、大容量のメモリを必要とする。

【００１６】また、インターリーブ処理やデ・インター
リーブ処理を行うメモリの制御回路も、複雑なインター
リーブを行うに従って複雑な制御を行う必要が生じ、回
路規模が大きくなってしまう不都合があった。

【００１７】本発明の目的は、この種の伝送装置におい
て、少ない容量のメモリで複雑なインターリーブ処理及
びデ・インターリーブ処理ができるようにすることにあ
る。

【００１８】また本発明の目的は、この種の伝送装置に
おいて、簡単な構成の回路でインターリーブ処理の制御
及びデ・インターリーブ処理の制御ができるようにする
ことにある。

【００１９】

【課題を解決するための手段】本発明のインターリーブ
回路は、例えば図１に示すように、ブロック化された入
力デジタルデータを、メモリ１１１，１１２，１１３に
一旦記憶させて、このメモリ１１１，１１２，１１３か
らの読出し順序を書込み順序と変えることで、複数ブロ
ックに跨がってインターリーブさせてバーストデータと
するインターリーブ回路において、メモリ１１１，１１
２，１１３を少なくとも第１の群のメモリ１１１と第２
の群のメモリ１１２，１１３とに分割し、第１の群のメ
モリ１１１として、入力デジタルデータをメモリに書込
んでから読出すまでの時間が比較的短いインターリーブ
処理を行い、第２の群のメモリ１１２，１１３として、
入力デジタルデータをメモリに書込んでから読出すまで
の時間が比較的長いインターリーブ処理を行うようにし
たものである。

【００２０】また本発明のデ・インターリーブ回路は、
複数ブロックに跨がってインターリーブされてバースト
データとされた入力デジタルデータを、メモリに一旦記
憶させて、このメモリからの読出し順序を書込み順序と
変えることで、元の順序のブロックデータに復元するデ
・インターリーブ回路において、メモリを少なくとも第
１の群と第２の群とに分割し、第１の群のメモリとし
て、入力デジタルデータをメモリに書込んでから読出す
までの時間が比較的短いデ・インターリーブ処理を行
い、第２の群のメモリとして、入力デジタルデータをメ
モリに書込んでから読出すまでの時間が比較的長いデ・
インターリーブ処理を行うようにしたものである。

【００２１】また本発明のインターリーブ回路は、例え
ば図３に示すように、畳込み符号化された入力デジタル
データを、メモリ２１１，２１２に一旦記憶させて、こ
のメモリ２１１，２１２からの読出し順序を書込み順序
と変えることで、複数ブロックに跨がってインターリー
ブさせてバーストデータとするインターリーブ回路にお
いて、メモリ２１１，２１２を畳込み符号化率に従って
複数の群ａ〜ｌに分割し、各群のメモリを並列的に使用
して、この各群のメモリから並列的に出力するようにし
たものである。

【００２２】またこの場合に、各群のメモリの書込みア
ドレス及び読出しアドレスを、同一アドレスとなるよう
に制御し、各群のメモリのアドレス制御が共通に行える
ようにしたものである。

【００２３】また本発明のデ・インターリーブ回路は、
複数ブロックに跨がってインターリーブされてバースト
データとされると共に畳込み符号化された入力デジタル
データを、メモリに一旦記憶させて、このメモリからの
読出し順序を書込み順序と変えることで、元の順序のブ
ロックデータに復元するデ・インターリーブ回路におい
て、メモリを畳込み符号化率に従って複数の群に分割
し、各群のメモリを並列的に使用し、この各群のメモリ
の出力を並列的に畳込み復号器に供給するようにしたも
のである。

【００２４】またこの場合に、各群のメモリの書込みア
ドレス及び読出しアドレスを、同一アドレスとなるよう
に制御し、各群のメモリのアドレス制御が共通に行える
ようにしたものである。

【００２５】また本発明のインターリーブ回路は、ブロ
ック化された入力デジタルデータを、メモリに一旦記憶
させて、このメモリからの読出し順序を書込み順序と変
えることで、複数ブロックに跨がってインターリーブさ
せてバーストデータとするインターリーブ回路におい
て、インターリーブの深さに応じてメモリを複数の群に
分割し、この各群のメモリの読出しアドレスが同一アド
レスとなるように制御するようにしたものである。

【００２６】またこの場合に、入力デジタルデータとし
て、畳込み符号化されたデータとし、この畳込み符号化
率に基づいた数の群にメモリを分割するようにしたもの
である。

【００２７】さらにこの場合に、分割された各群のメモ
リの内の少なくとも１群のメモリのアドレスに対して、
所定値をオフセットすることにより、各群で同一アドレ
スを生成させるようにしたものである。

【００２８】また本発明のデ・インターリーブ回路は、
例えば図９に示すように、複数ブロックに跨がってイン
ターリーブされてバーストデータとされた入力デジタル
データを、メモリ３１１〜３１８に一旦記憶させて、こ
のメモリ３１１〜３１８からの読出し順序を書込み順序
と変えることで、元の順序のブロックデータに復元する
デ・インターリーブ回路において、インターリーブの深
さに応じてメモリ３１１〜３１８を複数の群に分割し、
この各群のメモリの読出しアドレスが同一アドレスとな
るように制御するようにしたものである。

【００２９】またこの場合に、入力デジタルデータとし
て、畳込み符号化されたデータとし、この畳込み符号化
率に基づいた数の群にメモリを分割するようにしたもの
である。

【００３０】さらにこの場合に、分割された各群のメモ
リの内の少なくとも１群のメモリのアドレスに対して、
所定値をオフセットすることにより、各群で同一アドレ
スを生成させるようにしたものである。

【００３１】

【作用】本発明のインターリーブ回路によると、インタ
ーリーブ処理されるメモリを複数の群に分けて、メモリ
に書込んでから読出すまでの時間に応じて使用する群を
分けたことで、メモリに書込んでから読出すまでの時間
が比較的短いデータが書込まれる群のメモリは、短い周
期で書込みと読出しを行うことが可能になり、それだけ
この群のメモリの容量を削減することができる。

【００３２】また本発明のデ・インターリーブ回路によ
ると、デ・インターリーブ処理されるメモリを複数の群
に分けて、メモリに書込んでから読出すまでの時間に応
じて使用する群を分けたことで、メモリに書込んでから
読出すまでの時間が比較的短いデータが書込まれる群の
メモリは、短い周期で書込みと読出しを行うことが可能
になり、それだけこの群のメモリの容量を削減すること
ができる。

【００３３】また本発明のインターリーブ回路による
と、インターリーブ処理用のメモリを畳込み符号化率に
従って複数の群に分割し、各群のメモリを並列的に使用
して、この各群のメモリから並列的に出力するようにし
たことで、畳込み符号化率に従った効率の良いメモリの
使用が行われ、それだけメモリの容量の削減やメモリ動
作の低速化を計ることができる。

【００３４】またこの場合に、各群のメモリの書込みア
ドレス及び読出しアドレスを、同一アドレスとなるよう
に制御し、各群のメモリのアドレス制御が共通に行える
ようにしたことで、各メモリのアドレス制御が容易にで
き、インターリーブ処理の制御回路が簡単になる。

【００３５】また本発明のデ・インターリーブ回路によ
ると、デ・インターリーブ処理用のメモリを畳込み符号
化率に従って複数の群に分割し、各群のメモリを並列的
に使用して、この各群のメモリから並列的に出力するよ
うにしたことで、畳込み符号化率に従った効率の良いメ
モリの使用が行われ、それだけメモリの容量の削減やメ
モリ動作の低速化を計ることができる。

【００３６】またこの場合に、各群のメモリの書込みア
ドレス及び読出しアドレスを、同一アドレスとなるよう
に制御し、各群のメモリのアドレス制御が共通に行える
ようにしたことで、各メモリのアドレス制御が容易にで
き、デ・インターリーブ処理の制御回路が簡単になる。

【００３７】また本発明のインターリーブ回路による
と、インターリーブの深さに応じてメモリを複数の群に
分割し、この各群のメモリの読出しアドレスが同一アド
レスとなるように制御することで、各群のメモリのアド
レス制御が共通に行えるようになり、メモリの分割数が
多い場合でもインターリーブ処理の制御回路が簡単にな
る。

【００３８】またこの場合に、入力デジタルデータとし
て、畳込み符号化されたデータとし、この畳込み符号化
率に基づいた数の群にメモリを分割するようにしたこと
で、畳込み符号化されたデータのインターリーブ処理
が、簡単な制御で行える。

【００３９】さらにこの場合に、分割された各群のメモ
リの内の少なくとも１群のメモリのアドレスに対して、
所定値をオフセットすることにより、各群で同一アドレ
スを生成させるようにしたことで、アドレスデータの生
成がオフセット処理だけで行え、簡単にアドレスデータ
を生成させることができる。

【００４０】また本発明のデ・インターリーブ回路によ
ると、デ・インターリーブの深さに応じてメモリを複数
の群に分割し、この各群のメモリの読出しアドレスが同
一アドレスとなるように制御することで、各群のメモリ
のアドレス制御が共通に行えるようになり、メモリの分
割数が多い場合でもデ・インターリーブ処理の制御回路
が簡単になる。

【００４１】またこの場合に、入力デジタルデータとし
て、畳込み符号化されたデータとし、この畳込み符号化
率に基づいた数の群にメモリを分割するようにしたこと
で、畳込み符号化されたデータのデ・インターリーブ処
理が、簡単な制御で行える。

【００４２】さらにこの場合に、分割された各群のメモ
リの内の少なくとも１群のメモリのアドレスに対して、
所定値をオフセットすることにより、各群で同一アドレ
スを生成させるようにしたことで、アドレスデータの生
成がオフセット処理だけで行え、簡単にアドレスデータ
を生成させることができる。

【００４３】

【実施例】以下、本発明の第１の実施例を図１及び図２
を参照して説明する。

【００４４】本例においては、図１４，図１５に示した
デジタル通信が行われる携帯電話機の送信系のチャンネ
ルエンコーダ２０内のインターリーブ回路を図１に示す
ように構成したもので、図１４及び図１５に対応する部
分には同一符号を付し、その詳細説明は省略する。

【００４５】図１において、１０１は畳込み符号器２２
（図１５参照）が出力する畳込み符号化されたブロック
データが供給される端子を示し、この端子１０１に得ら
れるブロックデータを、メモリ１１１，１１２，１１３
に供給する。この３個のメモリ１１１，１１２，１１３
は、ＲＡＭで構成され、それぞれが０．５ブロック分の
データを記憶する容量を有し、後述するアドレスセレク
タ１０７側から供給されるアドレスデータによりそれぞ
れのメモリに書込まれるアドレス及びメモリから読出さ
れるアドレスが制御され、書込みアドレスの制御により
データをインターリーブさせる処理が行われる。この場
合、本例においてはメモリに書込んでから読出すまでの
時間が比較的短いデータがメモリ１１１に書込まれるよ
うにしてあり、メモリに書込んでから読出すまでの時間
が比較的長いデータがメモリ１１２，１１３に書込まれ
るようにしてある。この書込まれるメモリを選択する具
体的な制御については後述する。なお、端子１０１に得
られるブロックデータは、畳込み符号化が行われている
ので、実際には２系統のデータである。

【００４６】そして、各メモリ１１１，１１２，１１３
から読出されたデータをデータセレクタ１０２に供給
し、このデータセレクタ１０２で後述する書込み／読出
し制御回路１０８の制御に基づいて選択されたデータ
を、バーストデータとして出力端子１０３から後段の回
路（図１５のエンクリプション回路２４）に供給し、送
信回路で送信処理を行って基地局側に送信させる。

【００４７】そして、このメモリ１１１，１１２，１１
３でのインターリーブ処理を制御するために、ブロック
データの出力に同期して、制御回路３０から２種類の開
始信号ａ，ｂが出力され、一方の開始信号ａを書込みア
ドレス生成用カウンタ１０４に供給し、他方の開始信号
ｂを読出しアドレス生成用カウンタ１０５に供給する。
そして、カウンタ１０４で開始信号ａに基づいてカウン
トしたアドレスデータをアドレス変換回路１０６に供給
し、書込みアドレスをインターリーブ方程式に従ってイ
ンターリーブされたアドレスに変換する。このアドレス
変換回路１０６は、例えばＲＯＭテーブルにより構成さ
れる。

【００４８】そして、カウンタ１０５で生成された読出
しアドレスデータと、アドレス変換回路１０６で変換さ
れた書込みアドレスデータとを、アドレスセレクタ１０
７に供給し、書込み／読出し制御回路１０８の制御に基
づいて選択されたアドレスデータをアドレスセレクタ１
０７から各メモリ１１１，１１２，１１３に供給する。
また、各メモリ１１１，１１２，１１３での書込みと読
出しとの切換えも、書込み／読出し制御回路１０８の制
御により行われる。さらに、データセレクタ１０２での
バーストデータの選択も、書込み／読出し制御回路１０
８の制御により行われる。この場合、書込み／読出し制
御回路１０８によるそれぞれの制御は、制御回路３０か
ら供給される制御指令に基づいて行われる。

【００４９】次に、本例のインターリーブ回路の動作を
説明する。まず、ここで設定されるインターリーブ方程
式を次式に示す。

【００５０】

【数６】ｉ（Ｂ，ｊ）＝Ｃ（ｎ，ｋ）

【数７】ｋ＝０，１，‥‥４５５

【数８】ｎ＝０，‥‥Ｎ，Ｎ＋１，‥‥

【数９】Ｂ＝Ｂ₀ ＋４・ｎ＋ｋ ｍｏｄ（８）

【数１０】 ｊ＝２〔（４９ｋ）ｍｏｄ５７〕＋〔（ｋ ｍｏｄ８）ｄｉｖ４〕

【００５１】この〔数６〕式〜〔数１０〕式は、従来例
で説明した〔数１〕式〜〔数５〕式と同じインターリー
ブ方程式である。各式について説明すると、〔数６〕式
はｎ番目のブロックデータのｋ番目のデータがＢ番目の
バーストのｊ番目のデータになることを示す。また、
〔数７〕式は１ブロックデータが０番目から４５５番目
の４５６データで構成されることを示す。また、〔数
８〕式はブロックデータの番号を示す。また、〔数９〕
式はインターリーブの深さが８で、前半の４バーストは
ｎ番目のブロックデータの８ｋ，８ｋ＋１，８ｋ＋２，
８ｋ＋３番目のデータと、ｎ−１番目のブロックデータ
の８ｋ＋４，８ｋ＋５，８ｋ＋６，８ｋ＋７番目のデー
タで構成され、後半の４バーストはｎ番目のブロックデ
ータの８ｋ＋４，８ｋ＋５，８ｋ＋６，８ｋ＋７番目の
データと、ｎ＋１番目のブロックデータの８ｋ，８ｋ＋
１，８ｋ＋２，８ｋ＋３番目のデータとで構成されるこ
とを示す。また、〔数１０〕式はバーストに配置される
位置を示す。

【００５２】このインターリーブ方程式の設定に基づい
た動作タイミングを図２を参照して説明すると、畳込み
符号器側から端子１０１に得られるブロックデータの
内、前半の４バーストに配置される８ｋ，８ｋ＋１，８
ｋ＋２，８ｋ＋３番目のデータが、図２のＡに示すよう
にメモリ１１１に書込まれ、後半の４バーストに配置さ
れる８ｋ＋４，８ｋ＋５，８ｋ＋６，８ｋ＋７番目のデ
ータが、図２のＢ及びＣに示すようにメモリ１１２とメ
モリ１１３とに、１ブロック毎に交互に書込まれる。そ
して、アドレスセレクタ１０７が出力するアドレス信号
が、図２のＤに示すように時分割で書込みアドレスと読
出しアドレスとに変化することで、書込まれたデータが
逐次読出される。なお、図２のＥに示すタイミングは、
アドレスセレクタ１０７で書込みと読出しの何れの選択
を行っているかを示すものである。この場合、読出しア
ドレスは図２のＦに示すようにカウンタ１０５の出力が
使用され、書込みアドレスは図２のＧに示すようにアド
レス変換回路１０６の出力が使用される。

【００５３】この図２に示すように、１ブロック遅れて
メモリから読出す必要のある後半の４バーストに配置さ
れる８ｋ＋４，８ｋ＋５，８ｋ＋６，８ｋ＋７番目のデ
ータは、２個のメモリ１１２，１１３に交互に記憶され
るので、インターリーブ処理が上述したインターリーブ
方程式に従って正しく行われる。即ち、図２に示すタイ
ミングを追って説明すると、例えばｎ番目のブロックデ
ータを入力すると、メモリ１１１に８ｋ，８ｋ＋１，８
ｋ＋２，８ｋ＋３番目のデータが書込まれ、メモリ１１
２に８ｋ＋４，８ｋ＋５，８ｋ＋６，８ｋ＋７番目のデ
ータが書込まれる。そして、次のステップでメモリ１１
１に記憶されたｎ番目のブロックデータ（８ｋ，８ｋ＋
１，８ｋ＋２，８ｋ＋３番目のデータ）と、メモリ１１
３に記憶された１ブロック前（ｎ−１番目のブロック）
のブロックデータの８ｋ＋４，８ｋ＋５，８ｋ＋６，８
ｋ＋７番目のデータとが読出され、両メモリから読出さ
れたデータで８バーストデータを作成してデータセレク
タ１０２から出力させる。

【００５４】そして、次のｎ＋１番目のブロックデータ
が供給されるとき、このブロックデータの８ｋ，８ｋ＋
１，８ｋ＋２，８ｋ＋３番目のデータがメモリ１１１に
書込まれ、８ｋ＋４，８ｋ＋５，８ｋ＋６，８ｋ＋７番
目のデータがメモリ１１３に書込まれる。そして、次の
ステップでメモリ１１１に記憶されたｎ＋１番目のブロ
ックデータ（８ｋ，８ｋ＋１，８ｋ＋２，８ｋ＋３番目
のデータ）と、メモリ１１２に記憶された１ブロック前
（ｎ番目のブロック）のブロックデータの８ｋ＋４，８
ｋ＋５，８ｋ＋６，８ｋ＋７番目のデータとが読出さ
れ、両メモリから読出されたデータで８バーストデータ
を作成してデータセレクタ１０２から出力させる。

【００５５】以下、同様にして各ブロックの前半の４バ
ーストに配置される８ｋ，８ｋ＋１，８ｋ＋２，８ｋ＋
３番目のデータの、メモリ１１１への書込みと読出しと
を１ブロック毎に行うと共に、各ブロックの後半の４バ
ーストに配置される８ｋ＋４，８ｋ＋５，８ｋ＋６，８
ｋ＋７番目のデータの書込みと読出しとを、２個のメモ
リ１１２，１１３を使用して交互に行う。

【００５６】このようにしてインターリーブ処理が行わ
れることで、各メモリ１１１，１１２，１１３は記憶容
量が０．５ブロック分であるので、合計で１．５ブロッ
ク分の容量のメモリでインターリーブ処理が行われるこ
とになり、各ブロックのデータを一括してメモリに記憶
させるために２ブロック分のメモリが必要な従来例（図
１６の例）に比べ、０．５ブロック分のメモリ容量の削
減（即ち２５％のメモリ容量の削減）ができる。

【００５７】なお、この削減できる量はインターリーブ
処理状態により変化する。例えば、次に示すインターリ
ーブ方程式の場合には、よりメモリ容量を削減すること
ができる。

【００５８】

【数１１】ｉ（Ｂ，ｊ）＝Ｃ（ｎ，ｋ）

【数１２】ｋ＝０，１，‥‥４５５

【数１３】ｎ＝０，‥‥Ｎ，Ｎ＋１，‥‥

【数１４】 Ｂ＝Ｂ₀ ＋４・ｎ＋ｍｏｄ（１９）＋ｋ ｄｉｖ１１４

【数１５】 ｊ＝２〔（４９ｋ）ｍｏｄ５７〕＋〔（ｋ ｍｏｄ８）ｄｉｖ４〕

【００５９】この〔数１１〕式〜〔数１５〕式がインタ
ーリーブ方程式として設定されている場合には、メモリ
として１８データ×（６＋１），４２データ×（５＋
１），９６データ×（５＋４＋３＋２）のブロック構成
とすることで、従来に比べ約４０％の記憶容量の削減が
できる。

【００６０】なお、上述実施例では書込みアドレスをア
ドレス変換回路１０６により変換させてインターリーブ
させる処理を行うようにしたが、読出しアドレスをアド
レス変換してインターリーブ処理させるようにしても良
い。また、インターリーブ処理を行うメモリはＲＡＭで
構成させたが、レジスタとしても良い。また、アドレス
変換回路１０６はＲＯＭテーブルより構成するようにし
たが、演算処理によりアドレス変換を行うようにしても
良い。また、書込みアドレス生成用のカウンタ１０４と
読出しアドレス生成用のカウンタ１０５とは、共用化さ
せても良い。

【００６１】また、上述実施例ではインターリーブ回路
として説明したが、インターリーブされたデータを元に
戻すデ・インターリーブ処理を行う場合にも、同様の処
理を行うようにすることで、デ・インターリーブ処理を
行うメモリの記憶容量を削減することができる。この場
合には、各メモリ１１１，１１２，１１３にインターリ
ーブされたバーストデータを供給して、デ・インターリ
ーブされたブロックデータがメモリの出力側に得られる
ようにすれば良く、具体的にはアドレス変換回路１０６
で変換するアドレスを、インターリーブされたアドレス
から元のブロックデータのアドレスに変換する処理を行
うようにすれば良い。

【００６２】次に、本発明の第２の実施例を図３〜図８
を参照して説明する。

【００６３】本例においては、図１４，図１５に示した
デジタル通信が行われる携帯電話機の送信系のチャンネ
ルエンコーダ２０内のインターリーブ回路を図３に示す
ように構成したもので、図１４及び図１５に対応する部
分には同一符号を付し、その詳細説明は省略する。

【００６４】図３において、２０１，２０２は畳込み符
号器２２（図１５参照）が出力する２系統の畳込み符号
化されたブロックデータが供給される端子を示し、この
端子２０１及び２０２に得られるブロックデータを、メ
モリ２１１，２１２に供給する。この２個のメモリ２１
１，２１２は、メモリ２１１が０．５ブロック分のデー
タを記憶する容量を有し、メモリ２１２が１ブロック分
のデータを記憶する容量を有する。そして、メモリ２１
１は記憶エリアが４分割され、それぞれがメモリａ，
ｂ，ｃ，ｄとしてある。また、メモリ２１２は記憶エリ
アが８分割され、それぞれがメモリｅ，ｆ，ｇ，ｈ，
ｉ，ｊ，ｋ，ｌとしてある。このメモリの分割数は後述
する畳込み符号化率により決まる（ここでは畳込み符号
化率１／２）。なお、分割されたそれぞれのメモリａ〜
ｌは１バーストのデータの半分の記憶容量を有する。こ
の場合、本例においてはメモリに書込んでから読出すま
での時間が比較的短いデータがメモリ２１１に書込まれ
るようにしてあり、メモリに書込んでから読出すまでの
時間が比較的長いデータがメモリ２１２に書込まれるよ
うにしてある。この書込まれるメモリを選択する具体的
な制御については後述する。

【００６５】そして、後述するアドレスセレクタ２０８
側から供給されるアドレスデータによりそれぞれのメモ
リに書込まれるアドレス及びメモリから読出されるアド
レスが制御され、読出しアドレスの制御によりデータを
インターリーブさせる処理が行われる。そして、各メモ
リ２１１，２１２から読出されたデータをデータセレク
タ２０３に供給し、このデータセレクタ２０３で後述す
る書込み／読出し制御回路２０９の制御に基づいて選択
されたデータを、バーストデータとして出力端子２０４
から後段の回路（図１５のエンクリプション回路２４）
に供給し、送信回路で送信処理を行って基地局側に送信
させる。

【００６６】そして、本例の回路でのインターリーブ処
理を制御するために、ブロックデータの出力に同期し
て、制御回路３０から２種類の開始信号ａ，ｂが出力さ
れ、一方の開始信号ａを読出しアドレス生成用カウンタ
２０５に供給し、他方の開始信号ｂを書込みアドレス生
成用カウンタ２０６に供給する。そして、カウンタ２０
５で開始信号ａに基づいてカウントしたアドレスデータ
をアドレス変換回路２０７に供給し、読出しアドレスを
インターリーブ方程式に従ってインターリーブされたア
ドレスに変換する。このアドレス変換回路２０７は、例
えばＲＯＭテーブルにより構成される。

【００６７】そして、カウンタ２０６で生成された書込
みアドレスデータと、アドレス変換回路２０７で変換さ
れた読出しアドレスデータとを、アドレスセレクタ２０
８に供給し、書込み／読出し制御回路２０９の制御に基
づいて選択されたアドレスデータをアドレスセレクタ２
０８から各メモリ２１１，２１２に供給する。また、各
メモリ２１１，２１２での書込みと読出しとの切換え
も、書込み／読出し制御回路２０９の制御により行われ
る。さらに、データセレクタ２０３でのバーストデータ
の選択も、書込み／読出し制御回路２０９の制御により
行われる。この場合、書込み／読出し制御回路２０９に
よるそれぞれの制御は、制御回路３０から供給される制
御指令に基づいて行われる。

【００６８】ここで、本例の構成により処理されるデー
タについて説明すると、図５に示すように、送信させる
ソースデータ列｛Ｄ_(0),Ｄ_(1),‥‥Ｄ_(n) ｝は、ソース
データ１個につき２個の符号化データが畳込み符号器２
２で生成され、（２ｎ＋１）個の符号化データ列｛Ｇ０
_(0),Ｇ０_(1),‥‥Ｇ０_(n) ｝，｛Ｇ１_(0),Ｇ１_(1),‥‥
Ｇ１_(n) ｝がインターリーブ回路２３に供給される。こ
の場合、畳込み符号器２２での符号化率は１／２とす
る。そして、インターリーブ回路２３でのインターリー
ブ処理により、（ｍ＋１）個のデータで構成する（ｋ＋
１）個のバーストデータ列〔｛Ｃ０_(0),Ｃ０_(1),‥‥Ｃ
０_(m) ｝，‥‥｛Ｃｋ_(0),Ｃｋ_(1),‥‥Ｃｋ_(m) ｝〕が
生成される。

【００６９】この場合の畳込み符号器の構成例を図６に
示すと、端子２４１に得られるソースデータ列｛Ｄ_(0),
Ｄ_(1),‥‥Ｄ_(n) ｝を、４段に接続されたＤフリップフ
ロップ２４２，２４３，２４４，２４５に順次供給し、
端子２４１に得られるデータと、Ｄフリップフロップ２
４４の出力と、Ｄフリップフロップ２４５の出力とを、
Ｅx-ＯＲゲート２４６に供給して排他的論理和をとり、
Ｇ０系列のブロックデータ列｛Ｇ０_(0),Ｇ０_(1),‥‥Ｇ
０_(n) ｝を端子２４７に得る。また、端子２４１に得ら
れるデータと、Ｄフリップフロップ２４２の出力と、Ｄ
フリップフロップ２４４の出力と、Ｄフリップフロップ
２４５の出力とを、Ｅx-ＯＲゲート２４８に供給して排
他的論理和をとり、Ｇ１系列のブロックデータ列｛Ｇ１
_(0),Ｇ１ _(1),‥‥Ｇ１_(n) ｝を端子２４９に得る。

【００７０】次に、本例のインターリーブ回路の動作を
説明する。ここで設定されるインターリーブ方程式は、
上述した第１の実施例で説明した〔数６〕式〜〔数１
０〕式で、各メモリａ〜ｌの動作タイミングを図４に示
す。この図４のＡ〜Ｌは、メモリａ〜ｌのデータ書込
み，読出し状態を示し、畳込み符号器側から端子２０
１，２０２に得られるブロックデータの内で、｛Ｇ０
_(4n)｝番目のデータがメモリａに書込まれ、｛Ｇ
１_(4n)｝番目のデータがメモリｂに書込まれ、｛Ｇ０
_(4n+1)｝番目のデータがメモリｃに書込まれ、｛Ｇ１
_(4n+1)｝番目のデータがメモリｄに書込まれ、｛Ｇ０
_(4n+2)｝番目のデータがメモリｅ又はｉに書込まれ、
｛Ｇ１_{(4 n+2)}｝番目のデータがメモリｆ又はｊに書込ま
れ、｛Ｇ０_(4n+3)｝番目のデータがメモリｇ又はｋに書
込まれ、｛Ｇ１_(4n+3)｝番目のデータがメモリｈ又はｌ
に書込まれる。

【００７１】ここで、メモリ２１２が分割されて構成さ
れるメモリｅ〜ｌは、メモリｅ，ｆ，ｇ，ｈとメモリ
ｉ，ｊ，ｋ，ｌとが１ブロック毎に交互に使用され、結
局８バースト周期で使用されることになる。即ち、図４
に示すように、或るタイミングで１ブロックのデータが
入力すると、この１ブロックのデータが８分割されてメ
モリａ〜ｈに記憶される。そして、この記憶された後に
順次バーストデータとして記憶データが読出されるが、
この読出し時にはメモリａ〜ｄに記憶されたデータがメ
モリａ，ｂ，ｃ，ｄの順序で読出されると共に、１ブロ
ック前のタイミングでメモリｉ〜ｌに記憶されたデータ
がメモリｉ，ｊ，ｋ，ｌの順序で読出され、インターリ
ーブされた４バーストのデータとされる。即ち、最初の
１バーストのデータがメモリａの出力とメモリｉの出力
とで構成され、次のバーストのデータがメモリｂの出力
とメモリｊとで構成され、次のバーストのデータがメモ
リｃの出力とメモリｋとで構成され、最後のバーストの
データがメモリｄの出力とメモリｌとで構成される。

【００７２】そして、次のタイミングで供給される１ブ
ロックのデータは、メモリａ〜ｄとメモリｉ〜ｌが使用
されて記憶され、この記憶された後にメモリａ〜ｄに記
憶されたデータと１ブロック前のタイミングでメモリｅ
〜ｈに記憶されたデータとが順次読出されて同様に４バ
ーストデータとされる。このメモリの制御が８バースト
のデータの出力毎に繰り返されることになる。

【００７３】このようにインターリーブ処理が行われる
ことで、各メモリ２１１，２１２の記憶容量は合計で
１．５ブロック分であり、１．５ブロック分の容量のメ
モリでインターリーブ処理が行われることになり、各ブ
ロックのデータを一括してメモリに記憶させるために２
ブロック分のメモリが必要な従来例（図１６の例）に比
べ、０．５ブロック分のメモリ容量の削減（即ち２５％
のメモリ容量の削減）ができる。そして本例において
は、書込んでから読出すまでの時間が比較的短いデータ
が記憶されるメモリ２１１を４分割してメモリａ〜ｄと
すると共に、書込んでから読出すまでの時間が比較的長
いデータが記憶されるメモリ２１２を８分割してメモリ
ｅ〜ｌとして、それぞれのメモリａ〜ｌの内の８個のメ
モリに並列的にブロックデータの書込みを行うことで、
データの書込み速度や読出し速度が１／８に低下する。
このようにデータの書込み速度や読出し速度が大幅に低
下することで、メモリの駆動信号の低周波数化が行え、
インターリーブ回路の消費電力を低くすることができる
と共に、回路構成自体も簡単になり、小型にインターリ
ーブ回路を構成することができる。この場合、ここでは
メモリ２１１，２１２の分割数を畳込み符号化率に従っ
たものとしたので、畳込み符号化されたブロックデータ
の並列処理が良好に行われる。

【００７４】なお、この第２の実施例では読出しアドレ
スをアドレス変換回路２０７により変換させてインター
リーブさせる処理を行うようにしたが、書込みアドレス
をアドレス変換してインターリーブ処理させるようにし
ても良い。また、インターリーブ処理を行うメモリはＲ
ＡＭで構成させたが、レジスタとしても良い。また、ア
ドレス変換回路２０７はＲＯＭテーブルより構成するよ
うにしたが、演算処理によりアドレス変換を行うように
しても良い。また、書込みアドレス生成用のカウンタ２
０６と読出しアドレス生成用のカウンタ２０５とは、共
用化させても良い。

【００７５】また、この第２の実施例でもインターリー
ブ回路として説明したが、インターリーブされたデータ
を元に戻すデ・インターリーブ処理を行う場合にも、同
様の処理を行うように構成して、デ・インターリーブ処
理を行うメモリの記憶容量の削減及びメモリの書込み，
読出し速度の低速化を計ることができる。この場合に
は、各メモリ２１１，２１２にインターリーブされたバ
ーストデータを供給して、デ・インターリーブされたブ
ロックデータがメモリの出力側に得られるようにすれば
良く、具体的にはアドレス変換回路２０７で変換するア
ドレスを、インターリーブされたアドレスから元のブロ
ックデータのアドレスに変換する処理を行うようにすれ
ば良い。

【００７６】ここで、この受信時のデ・インターリーブ
処理を行う場合のデータ例について説明すると、図７に
示すように、受信した（ｍ＋１）個のデータで構成され
る（ｋ＋１）個のバーストデータ列〔｛ｕ０_(0),ｕ０
_(1),‥‥ｕ０_(m) ｝，‥‥｛Ｃｋ_(0),Ｃｋ_(1),‥‥Ｃｋ
_(m) ｝〕が、デ・インターリーブ回路１２でのデ・イン
ターリーブ処理により、２（ｎ＋１）個のブロックデー
タ列｛ｕ′_(0),ｕ′_(1),‥‥ｕ′_(2n+1)｝とされる。そ
して、ビタビ復号器１３での符号化率１／２のビタビ復
号により、ソースデータ列｛ｄ_(0),ｄ_(1),‥‥ｄ_(n) ｝
が生成される。

【００７７】また、デ・インターリーブ処理とビタビ復
号とのインターフェースの切口となるビタビ復号に於け
るブランチメトリック計算回路の例を図８に示す。ここ
では、デ・インターリーブ回路から出力されるブロック
データ列｛ｕ′_(0),ｕ′_(1),‥‥ｕ′_(2n+1)｝を、端子
２２１を介してラッチ回路２２２，２２３に供給する。
このそれぞれのラッチ回路２２２，２２３では、それぞ
れ所定のタイミングで一次保持を行って、符号化の生成
多項式に対応するデータ列｛ｕ′_(0),ｕ′_(2),‥‥ｕ′
_(2n)｝及び｛ｕ′_(1),ｕ′_(3),‥‥ｕ′_(2n+1)｝を得
る。そして、符号化率に従って、２個のデータ｛ｕ′
_(0),ｕ′₍₁₎ ｝，｛ｕ′_(2),ｕ′₍₃₎ ｝，‥‥｛ｕ′
_(2n)，ｕ′_(2n+1)｝を使用して各ブランチメトリック計
算回路２３１，２３２，２３３，２３４に供給して、対
応したブランチメトリックの計算を行う。

【００７８】この場合、本実施例のデ・インターリーブ
処理を適用することで、畳込み符号化率に従って並列処
理が行われるので、ラッチ回路２２２，２２３でデータ
のラッチをすることなく、各ブランチメトリック計算回
路２３１〜２３４でブランチメトリック計算が可能にな
り、それだけビタビ復号器の構成を簡単にすることがで
きる。このように本実施例によると、デ・インターリー
ブ処理も良好に行われる。

【００７９】次に、本発明の第３の実施例を図９〜図１
３を参照して説明する。

【００８０】本例においては、図１４，図１５に示した
デジタル通信が行われる携帯電話機の受信系のチャンネ
ルデコーダ２０内のデ・インターリーブ回路を図９に示
すように構成したもので、図１４及び図１５に対応する
部分には同一符号を付し、その詳細説明は省略する。

【００８１】図９において、３０１はデクリプション回
路１１（図１５参照）が出力するバーストデータが供給
される端子を示し、この端子３０１に得られるバースト
データを、メモリ３１１〜３１８に供給する。この８個
のメモリ３１１〜３１８は、合計で２ブロック分のデー
タの記憶容量を有し、端子３０１に得られるバーストデ
ータの偶数番目のデータがメモリ３１１〜３１４に記憶
され、奇数番目のデータがメモリ３１５〜３１８に記憶
される。また本例においては、偶数番目のデータが記憶
されるメモリ３１１〜３１４への書込みアドレスを、順
次−１６ずつオフセットさせると共に、奇数番目のデー
タが記憶されるメモリ３１５〜３１８への書込みアドレ
スを、順次｛（−１６）＋（−３２）｝ずつオフセット
させる。

【００８２】そして、アドレスカウンタ３０３から供給
されるアドレスデータによりそれぞれのメモリに書込ま
れるアドレス及びメモリから読出されるアドレスが制御
され、読出しアドレスの制御によりデータをデ・インタ
ーリーブさせる処理が行われる。この場合、アドレスカ
ウンタ３０３はゲート回路により構成され、このアドレ
スカウンタ３０３での書込みアドレス及び読出しアドレ
スの生成は、制御回路３０の制御で行われる。そして、
各メモリ３１１〜３１８から読出されたデータをデータ
セレクタ３０２に供給し、このデータセレクタ３０２で
制御回路３０の制御に基づいて選択された２系統のデー
タを、畳込み符号化されたブロックデータとして出力端
子３０４，３０５から後段の回路（図１５のビタビ復号
器１３）に供給して復号させる。

【００８３】そして、本例の回路でのデ・インターリー
ブ処理を制御するために、バーストデータの供給に同期
して、制御回路３０から各メモリ３１１〜３１８に直接
書込み，読出し制御信号を供給すると共に、データセレ
クタ３０２にも直接制御信号を供給する。

【００８４】次に、本例のインターリーブ回路の動作を
説明する。まず、ここで設定されるインターリーブ方程
式を次式に示す。

【００８５】

【数１６】ｉ（Ｂ，ｊ）＝Ｃ（ｎ，ｋ）

【数１７】ｋ＝０，１，‥‥４５５

【数１８】ｎ＝０，‥‥Ｎ，Ｎ＋１，‥‥

【数１９】Ｂ＝Ｂ₀ ＋４・ｎ＋ｋ ｍｏｄ（４）

【数２０】 ｊ＝２〔（４９ｋ）ｍｏｄ５７〕＋〔（ｋ ｍｏｄ８）ｄｉｖ４〕

【００８６】この〔数１６〕式〜〔数２０〕式について
説明すると、〔数１６〕式はｎ番目のブロックデータの
ｋ番目のデータがＢ番目のバーストのｊ番目のデータに
なることを示す。また、〔数１７〕式は１ブロックデー
タが０番目から４５５番目の４５６データで構成される
ことを示す。また、〔数１８〕式はブロックデータの番
号を示す。また、〔数１９〕式はインターリーブの深さ
が４で、ｎ番目のブロックデータの４ｋ，４ｋ＋１，４
ｋ＋２，４ｋ＋３番目のデータが、それぞれ４ｎ，４ｎ
＋１，４ｎ＋２，４ｎ＋３番目のバーストに配置される
ことを示す。また、〔数２０〕式は各バーストに配置さ
れるデータの位置を示す。

【００８７】このインターリーブ方程式の設定により、
インターリーブされた各バーストデータを奇数番目のデ
ータと偶数番目のデータとに分割してみると、各バース
ト中に含まれるブロックデータは、８ｋ番目と８ｋ＋４
番目、８ｋ＋１番目と８ｋ＋５番目、８ｋ＋２番目と８
ｋ＋６番目、８ｋ＋３番目と８ｋ＋７番目の位置が、そ
れぞれ−６３オフセットした配置になり、各バーストデ
ータ間で４ｋ，４ｋ＋１，４ｋ＋２，４ｋ＋３番目のデ
ータが、それぞれ−１６ずつオフセットした配置にな
る。

【００８８】このインターリーブ方程式の設定に基づい
た本例の回路の動作タイミングを図１０を参照して説明
すると、端子３０１に得られるインターリーブされたバ
ーストデータ｛ｉ０_(0),‥‥ｉ０₍₁₁₃₎ ｝，｛ｉ１_(0),
‥‥ｉ１₍₁₁₃₎ ｝，｛ｉ２_{(0 ),}‥‥ｉ２₍₁₁₃₎ ｝，｛ｉ
３_(0),‥‥ｉ３₍₁₁₃₎ ｝の内で、偶数番目のデータ｛ｉ
０_(0),ｉ０_(2),‥‥ｉ０₍₁₁₂₎ ｝，｛ｉ１_(0),ｉ１_(2),
‥‥ｉ１₍₁₁₂₎ ｝，｛ｉ２_(0),ｉ２_(2),‥‥ｉ
２₍₁₁₂₎ ｝，｛ｉ３_(0),ｉ３_(2),‥‥ｉ３₍₁₁₂₎ ｝のそ
れぞれ５７個のデータ列を、図１０のＡ〜Ｄに示すよう
に、メモリ３１１，３１２，３１３，３１４に順次記憶
させる。この場合、各メモリ３１１，３１２，３１３，
３１４への書込みアドレスを、順次−１６ずつオフセッ
トさせる。

【００８９】同様に、バーストデータの奇数番目のデー
タ｛ｉ０_(1),ｉ０_(3),‥‥ｉ０_{(113 )} ｝，｛ｉ１_(1),ｉ
１_(3),‥‥ｉ１₍₁₁₃₎ ｝，｛ｉ２_(1),ｉ２_(3),‥‥ｉ２
_{(113 )} ｝，｛ｉ３_(1),ｉ３_(3),‥‥ｉ３₍₁₁₃₎ ｝のそれ
ぞれ５７個のデータ列を、図１０のＥ〜Ｈに示すよう
に、メモリ３１５，３１６，３１７，３１８に順次記憶
させる。この場合には、各メモリ３１５，３１６，３１
７，３１８への書込みアドレスを、順次｛（−１６）＋
（−３２）｝ずつオフセットさせる。

【００９０】このように書込みアドレスを設定すること
で、ブロックデータのデータ番号８ｋ，８ｋ＋１，‥‥
８ｋ＋７はそれぞれメモリ３１１〜３１８の同一アドレ
スに記憶されることになる。

【００９１】そして、このように書込まれたデータの読
出しは、インターリーブパターンに従ってそれぞれ｛Ｃ
_(0),Ｃ_(7),‥‥Ｃ_(8k)｝，｛Ｃ_(1),Ｃ_(8),‥‥
Ｃ_(8k+1)｝，‥‥｛Ｃ_(7),Ｃ_(15), ‥‥Ｃ_(8k+7)｝の順
で読出すように読出しアドレスをアドレスカウンタ３０
３で作成して図１０に示すように行われる。そして、デ
ータセレクタ３０２でブロックデータの偶数番目のブロ
ックデータ列｛Ｃ_(0),Ｃ_(2),‥‥Ｃ₍₁₁₂₎ ｝を、この順
序で出力端子３０４に供給すると共に、ブロックデータ
の奇数番目のブロックデータ列｛Ｃ_(1),Ｃ_(3),‥‥Ｃ
₍₁₁₃₎ ｝を、この順序で出力端子３０５に供給する。

【００９２】この書込みと読出しの処理を、４バースト
データの入力毎に繰り返し行い、ブロックデータ列を生
成させる。

【００９３】このようにデ・インターリーブ処理が行わ
れることで、８分割されたメモリ３１１〜３１８の書込
みアドレス及び読出しアドレスが全て同じになり、メモ
リのアドレス制御が簡単に行えるようになる。従って、
アドレスカウンタ３０３として簡単な論理ゲートで構成
できると共に、書込みアドレス生成用のカウンタと読出
しアドレス生成用のカウンタとを共用化することが簡単
になる。このため、デ・インターリーブ回路の回路規模
を小さくすることができると共に、消費電力を削減する
ことができる。

【００９４】なお、上述実施例ではデ・インターリーブ
回路として説明したが、インターリーブ処理を行う場合
にも、同様の処理を行うようにすることで、インターリ
ーブ処理の制御系を簡単化することができる。この場合
には、各メモリ３１１〜３１８にブロックデータを供給
して、インターリーブされたバーストデータがメモリの
出力側に得られるようにすれば良い。

【００９５】ここで、アドレスカウンタ３０３を臨む回
路構成の一例を図１１に示す。この図１１の例はデ・イ
ンターリーブ処理用のメモリとして、偶数ビットデータ
を記憶する２個のＲＡＭ４２１，４２２と奇数ビットデ
ータを記憶する２個のＲＡＭ４２３，４２４を使用する
ようにしたもので、制御回路３０側から端子４０１にデ
ータ開始信号Ｓ１１が得られ、端子４０２に書込み／読
出し制御信号が得られる。また、端子４０３にバースト
番号のデータＳ１３が得られる。そして、データ開始信
号Ｓ１１は１ビットカウンタ４０４で奇数ビットか偶数
ビットかの判別が行われ、判別信号Ｓ１４が偶数ビット
用アドレスカウンタ４１０ａ及び奇数ビット用アドレス
カウンタ４１０ｂに供給される。また、バースト番号の
データＳ１３は、偶数ビットの初期アドレスを設定する
セレクタ４０５ａに供給されて、偶数ビット初期アドレ
スデータＳ１５が生成されると共に、奇数ビットの初期
アドレスを設定するセレクタ４０５ｂに供給されて、奇
数ビット初期アドレスデータが生成される。

【００９６】そして、偶数ビット用アドレスカウンタ４
１０ａは、アドレスデータを作成する２個の３ビットカ
ウンタ４１１，４１２と、両カウンタ４１１，４１２を
制御するセレクタ４１６と、論理ゲート４１３，４１
４，４１５，４１７で構成され、データ開始信号Ｓ１１
と偶数・奇数の判別信号Ｓ１４と偶数ビット初期アドレ
スデータＳ１５と書込み／読出し制御信号とが供給され
る。この場合、カウンタ４１１で上位３ビットのアドレ
スデータＳ１６が作成され、カウンタ４１２で下位３ビ
ットのアドレスデータＳ１９が作成される。

【００９７】本例の構成の偶数ビット用アドレスカウン
タ４１０ａによると、図１２に示すように、上位３ビッ
トのアドレスデータＳ１６（図１２のＦ）は、下位３ビ
ットのアドレスデータＳ１９（図１２のＩ）が“０”以
外のときは“０”から“６”の繰り返しで、下位３ビッ
トのアドレスデータＳ１９が“０”のときは“０”から
“７”に順次変化する。また、下位３ビットのアドレス
データＳ１９は、上位３ビットのアドレスデータＳ１６
が“０”に戻るときに１ずつ減っていく。このカウント
値の制御のために、３ビットカウンタ４１１のカウント
出力が“６”であることを論理ゲート４１３で検出（図
１２のＧの検出信号Ｓ１７）すると共に、３ビットカウ
ンタ４１１のカウント出力が“７”であることを論理ゲ
ート４１４で検出（図１２のＨの検出信号Ｓ１８）し、
また３ビットカウンタ４１２のカウント出力が“７”で
あることを論理ゲート４１５で検出（図１２のＪの検出
信号Ｓ２０）する。このそれぞれの論理出力をセレクタ
４１６で選択することで、両カウンタの制御信号Ｓ２１
（図１２のＫ）が作成される。また、論理ゲート４１７
では、下位３ビットのアドレスデータＳ１９が“６”
で、上位３ビットのアドレスデータＳ１６が“２”のと
きに、各３ビットカウンタ４１１，４１２をリセットし
て“０”にする制御信号が作成される。なお、ここでの
カウンタデータ表示はヘキサ表示である。

【００９８】そして、偶数ビット用アドレスカウンタ４
１０ａで作成されたアドレスデータをＲＡＭ４２１，４
２２に供給し、端子４０６に得られるバーストデータの
ＲＡＭ４２１，４２２への偶数ビットのデータの書込み
が行われる。

【００９９】なお、奇数ビット用アドレスカウンタ４１
０ｂも同様に構成され、端子４０６に得られるバースト
データのＲＡＭ４２３，４２４への奇数ビットのデータ
の書込みが制御される。但し、偶数ビット初期アドレス
データＳ１５の代わりに奇数ビット初期アドレスデータ
が奇数ビット用アドレスカウンタ４１０ｂに供給され
る。

【０１００】そして、各ＲＡＭ４２１〜４２４からのデ
ータ読出しは、図１３に示すようにシーケンシャル読出
しのためのアドレスデータが作成される。即ち、データ
の読出しタイミングでデータ開始信号Ｓ１１（図１３の
Ａ）が供給されると、ＲＡＭ４２１，４２２の読出しア
ドレス（図１３のＢ，偶数ビットの場合）が作成され、
各アドレスカウンタ４１０ａ，４１０ｂでは“０”〜
“３９”（ヘキサ表示）まで順次アドレスデータを作成
し、対応したＲＡＭ４２１，４２２又は４２３，４２４
に供給する。

【０１０１】このアドレスデータの供給により、各ＲＡ
Ｍ４２１〜４２４から図１３のＣ〜Ｆに示すように記憶
データが読出され、データセレクタ４０７への選択信号
Ｓ２６（図１３のＧ）の供給で、ＲＡＭ４２１，４２２
から読出しされたデータが交互に選択されて偶数データ
Ｓ２７（図１３のＨ）が作成されると共に、ＲＡＭ４２
３，４２４から読出されたデータが交互に選択されて奇
数データＳ２８（図１３のＩ）が作成され、両データＳ
２７，Ｓ２８が端子４０８，４０９からビタビ復号器側
に供給される。なお、ＲＡＭ４２１から読出されるデー
タＳ２２としては、ブロックデータ列｛Ｃ_(0),Ｃ_(2),Ｃ
_(8),Ｃ_(10), Ｃ_(16), ‥‥Ｃ₍₄₅₀₎ ｝となり、ＲＡＭ４
２２から読出されるデータＳ２３としては、ブロックデ
ータ列｛Ｃ_(1),Ｃ_(3),Ｃ_(9),Ｃ_(11), Ｃ_(17), ‥‥Ｃ
₍₄₅₁₎ ｝となり、ＲＡＭ４２３から読出されるデータＳ
２４としては、ブロックデータ列｛Ｃ_(4),Ｃ_(6),Ｃ
_(12), Ｃ _(14), Ｃ_(20), ‥‥Ｃ₍₄₅₄₎ ｝となり、ＲＡＭ
４２４から読出されるデータＳ２５としては、ブロック
データ列｛Ｃ_(5),Ｃ_(7),Ｃ_(13), Ｃ_(15), Ｃ_(21), ‥‥
Ｃ ₍₄₅₅₎ ｝となる。

【０１０２】なお、ここではアドレスカウンタ３０３と
して図１１に示すような論理ゲートで構成させるように
したが、ＲＯＭテーブルを使用してアドレスカウンタ３
０３を構成させることもできる。この場合には、各メモ
リのアドレスが共通なので、ＲＯＭテーブルの変換デー
タを記憶する容量を従来の１／８に減らすことができ
る。

【０１０３】なお、上述各実施例で示したメモリの分割
数などの値は、それぞれの実施例で適用したインターリ
ーブ方程式や畳込み符号化率などの条件に基づいて最適
な値を選択したものであり、インターリーブ方程式など
の条件が変化した場合には、メモリの分割数なども変化
させた方が良好に処理できる場合もある。

【０１０４】また、上述各実施例では基地局と端末局
（携帯電話機）との間で通信を行う場合の伝送データの
インターリーブ回路及びデ・インターリーブ回路とした
が、他の装置に使用されるインターリーブ回路又はデ・
インターリーブ回路にも適用できることは勿論である。

【０１０５】

【発明の効果】本発明のインターリーブ回路によると、
インターリーブ処理されるメモリを複数の群に分けて、
メモリに書込んでから読出すまでの時間に応じて使用す
る群を分けたことで、メモリに書込んでから読出すまで
の時間が比較的短いデータが書込まれる群のメモリは、
短い周期で書込みと読出しを行うことが可能になり、そ
れだけこの群のメモリの容量を削減することができる。

【０１０６】また本発明のデ・インターリーブ回路によ
ると、デ・インターリーブ処理されるメモリを複数の群
に分けて、メモリに書込んでから読出すまでの時間に応
じて使用する群を分けたことで、メモリに書込んでから
読出すまでの時間が比較的短いデータが書込まれる群の
メモリは、短い周期で書込みと読出しを行うことが可能
になり、それだけこの群のメモリの容量を削減すること
ができる。

【０１０７】また本発明のインターリーブ回路による
と、インターリーブ処理用のメモリを畳込み符号化率に
従って複数の群に分割し、各群のメモリを並列的に使用
して、この各群のメモリから並列的に出力するようにし
たことで、畳込み符号化率に従った効率の良いメモリの
使用が行われ、それだけメモリの容量の削減やメモリ動
作の低速化を計ることができる。

【０１０８】またこの場合に、各群のメモリの書込みア
ドレス及び読出しアドレスを、同一アドレスとなるよう
に制御し、各群のメモリのアドレス制御が共通に行える
ようにしたことで、各メモリのアドレス制御が容易にで
き、インターリーブ処理の制御回路が簡単になる。

【０１０９】また本発明のデ・インターリーブ回路によ
ると、デ・インターリーブ処理用のメモリを畳込み符号
化率に従って複数の群に分割し、各群のメモリを並列的
に使用して、この各群のメモリから並列的に出力するよ
うにしたことで、畳込み符号化率に従った効率の良いメ
モリの使用が行われ、それだけメモリの容量の削減やメ
モリ動作の低速化を計ることができる。

【０１１０】またこの場合に、各群のメモリの書込みア
ドレス及び読出しアドレスを、同一アドレスとなるよう
に制御し、各群のメモリのアドレス制御が共通に行える
ようにしたことで、各メモリのアドレス制御が容易にで
き、デ・インターリーブ処理の制御回路が簡単になる。

【０１１１】また本発明のインターリーブ回路による
と、インターリーブの深さに応じてメモリを複数の群に
分割し、この各群のメモリの読出しアドレスが同一アド
レスとなるように制御することで、各群のメモリのアド
レス制御が共通に行えるようになり、メモリの分割数が
多い場合でもインターリーブ処理の制御回路が簡単にな
る。

【０１１２】またこの場合に、入力デジタルデータとし
て、畳込み符号化されたデータとし、この畳込み符号化
率に基づいた数の群にメモリを分割するようにしたこと
で、畳込み符号化されたデータのインターリーブ処理
が、簡単な制御で行える。

【０１１３】さらにこの場合に、分割された各群のメモ
リの内の少なくとも１群のメモリのアドレスに対して、
所定値をオフセットすることにより、各群で同一アドレ
スを生成させるようにしたことで、アドレスデータの生
成がオフセット処理だけで行え、簡単にアドレスデータ
を生成させることができる。

【０１１４】また本発明のデ・インターリーブ回路によ
ると、デ・インターリーブの深さに応じてメモリを複数
の群に分割し、この各群のメモリの読出しアドレスが同
一アドレスとなるように制御することで、各群のメモリ
のアドレス制御が共通に行えるようになり、メモリの分
割数が多い場合でもデ・インターリーブ処理の制御回路
が簡単になる。

【０１１５】またこの場合に、入力デジタルデータとし
て、畳込み符号化されたデータとし、この畳込み符号化
率に基づいた数の群にメモリを分割するようにしたこと
で、畳込み符号化されたデータのデ・インターリーブ処
理が、簡単な制御で行える。

【０１１６】さらにこの場合に、分割された各群のメモ
リの内の少なくとも１群のメモリのアドレスに対して、
所定値をオフセットすることにより、各群で同一アドレ
スを生成させるようにしたことで、アドレスデータの生
成がオフセット処理だけで行え、簡単にアドレスデータ
を生成させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成図である。

【図２】第１の実施例によるタイミング図である。

【図３】本発明の第２の実施例を示す構成図である。

【図４】第２の実施例によるタイミング図である。

【図５】第２の実施例の畳込み符号化状態とインターリ
ーブ状態を示す説明図である。

【図６】第２の実施例による畳込み符号器を示す構成図
である。

【図７】第２の実施例のビタビ復号状態とデ・インター
リーブ状態を示す説明図である。

【図８】第２の実施例のビタビ復号時のブランチメトリ
ック計算回路を示す構成図である。

【図９】本発明の第３の実施例を示す構成図である。

【図１０】第３の実施例によるタイミング図である。

【図１１】第３の実施例によるデ・インターリーブ回路
の回路図である。

【図１２】図１１に示すデ・インターリーブ回路の書込
み状態を示すタイミング図である。

【図１３】図１１に示すデ・インターリーブ回路の読出
し状態を示すタイミング図である。

【図１４】携帯電話機の一例を示す構成図である。

【図１５】図１５の例のチャンネルエンコーダ及びチャ
ンネルデコーダの構成図である。

【図１６】従来のインターリーブ回路の一例を示す構成
図である。

【図１７】図１６の例のインターリーブ状態を示すタイ
ミング図である。

【符号の説明】

３０ 制御回路 １０２ データセレクタ １０４ 書込みアドレス生成用カウンタ １０５ 読出しアドレス生成用カウンタ １０６ アドレス変換回路 １０７ アドレスセレクタ １０８ 書込み／読出し制御回路 １１１，１１２，１１３ メモリ ２０３ データセレクタ ２０５ 読出しアドレス生成用カウンタ ２０６ 書込みアドレス生成用カウンタ ２０７ アドレス変換回路 ２０８ アドレスセレクタ ２０９ 書込み／読出し制御回路 ２１１，２１２ メモリ ３０２ データセレクタ ３０３ アドレス生成用カウンタ ３１１，３１２，３１３，３１４，３１５，３１６，３
１７，３１８ メモリ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 ブロック化された入力デジタルデータ
   を、メモリに一旦記憶させて、このメモリからの読出し
   順序を書込み順序と変えることで、複数ブロックに跨が
   ってインターリーブさせてバーストデータとするインタ
   ーリーブ回路において、 上記メモリを少なくとも第１の群と第２の群とに分割
   し、 上記第１の群のメモリとして、上記入力デジタルデータ
   を上記メモリに書込んでから読出すまでの時間が比較的
   短いインターリーブ処理を行い、 上記第２の群のメモリとして、上記入力デジタルデータ
   を上記メモリに書込んでから読出すまでの時間が比較的
   長いインターリーブ処理を行うようにしたインターリー
   ブ回路。
2. 【請求項２】 複数ブロックに跨がってインターリーブ
   されてバーストデータとされた入力デジタルデータを、
   メモリに一旦記憶させて、このメモリからの読出し順序
   を書込み順序と変えることで、元の順序のブロックデー
   タに復元するデ・インターリーブ回路において、 上記メモリを少なくとも第１の群と第２の群とに分割
   し、 上記第１の群のメモリとして、上記入力デジタルデータ
   を上記メモリに書込んでから読出すまでの時間が比較的
   短いデ・インターリーブ処理を行い、 上記第２の群のメモリとして、上記入力デジタルデータ
   を上記メモリに書込んでから読出すまでの時間が比較的
   長いデ・インターリーブ処理を行うようにしたデ・イン
   ターリーブ回路。
3. 【請求項３】 畳込み符号化された入力デジタルデータ
   を、メモリに一旦記憶させて、このメモリからの読出し
   順序を書込み順序と変えることで、複数ブロックに跨が
   ってインターリーブさせてバーストデータとするインタ
   ーリーブ回路において、 上記メモリを上記畳込み符号化率に従って複数の群に分
   割し、各群のメモリを並列的に使用して、該各群のメモ
   リから並列的に出力するようにしたインターリーブ回
   路。
4. 【請求項４】 上記各群のメモリの書込みアドレス及び
   読出しアドレスを、同一アドレスとなるように制御し、
   各群のメモリのアドレス制御が共通に行えるようにした
   請求項３記載のインターリーブ回路。
5. 【請求項５】 複数ブロックに跨がってインターリーブ
   されてバーストデータとされると共に畳込み符号化され
   た入力デジタルデータを、メモリに一旦記憶させて、こ
   のメモリからの読出し順序を書込み順序と変えること
   で、元の順序のブロックデータに復元するデ・インター
   リーブ回路において、 上記メモリを上記畳込み符号化率に従って複数の群に分
   割し、各群のメモリを並列的に使用し、該各群のメモリ
   の出力を並列的に畳込み復号器に供給するようにしたデ
   ・インターリーブ回路。
6. 【請求項６】 上記各群のメモリの書込みアドレス及び
   読出しアドレスを、同一アドレスとなるように制御し、
   各群のメモリのアドレス制御が共通に行えるようにした
   請求項５記載のデ・インターリーブ回路。
7. 【請求項７】 ブロック化された入力デジタルデータ
   を、メモリに一旦記憶させて、このメモリからの読出し
   順序を書込み順序と変えることで、複数ブロックに跨が
   ってインターリーブさせてバーストデータとするインタ
   ーリーブ回路において、 上記インターリーブの深さに応じて上記メモリを複数の
   群に分割し、該各群のメモリの読出しアドレスが同一ア
   ドレスとなるように制御するインターリーブ回路。
8. 【請求項８】 上記入力デジタルデータとして、畳込み
   符号化されたデータとし、 この畳込み符号化率に基づいた数の群に上記メモリを分
   割するようにした請求項７記載のインターリーブ回路。
9. 【請求項９】 上記分割された各群のメモリの内の少な
   くとも１群のメモリのアドレスに対して、所定値をオフ
   セットすることにより、各群で同一アドレスを生成させ
   るようにした請求項７記載のインターリーブ回路。
10. 【請求項１０】 複数ブロックに跨がってインターリー
    ブされてバーストデータとされた入力デジタルデータ
    を、メモリに一旦記憶させて、このメモリからの読出し
    順序を書込み順序と変えることで、元の順序のブロック
    データに復元するデ・インターリーブ回路において、 上記インターリーブの深さに応じて上記メモリを複数の
    群に分割し、該各群のメモリの読出しアドレスが同一ア
    ドレスとなるように制御するデ・インターリーブ回路。
11. 【請求項１１】 上記入力デジタルデータとして、畳込
    み符号化されたデータとし、 この畳込み符号化率に基づいた数の群に上記メモリを分
    割するようにした請求項１０記載のデ・インターリーブ
    回路。
12. 【請求項１２】 上記分割された各群のメモリの内の少
    なくとも１群のメモリのアドレスに対して、所定値をオ
    フセットすることにより、各群で同一アドレスを生成さ
    せるようにした請求項１０記載のデ・インターリーブ回
    路。