JPH0695960A - インターリーブ回路及びデ・インターリーブ回路 - Google Patents

Abstract

(57)【要約】 【目的】 パラレル入出力タイプのＲＡＭを使用して効
率良くインターリーブ処理及びデ・インターリーブ処理
ができるようにする。 【構成】 ブロック化された入力デジタルデータを、メ
モリ１０２に一旦記憶させて、このメモリ１０２からの
読出し順序を書込み順序と変えることで、複数ブロック
に跨がってインターリーブさせてバーストデータとする
インターリーブ回路において、メモリ１０２としてパラ
レル入出力構造のＲＡＭを使用し、書込みデータと読出
しデータとを最小ビット単位で選択してから書込みを行
い、最小ビット単位でＲＡＭへのデータの書込みができ
るようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば移動体通信シス
テムに適用して好適なインターリーブ回路及びデ・イン
ターリーブ回路に関する。

【０００２】

【従来の技術】自動車電話システムなどの移動体用通信
システムにおいて、基地局と移動体（端末局）との間で
デジタルデータ伝送により通信を行うようにしたものが
ある。図４はこの場合の端末局として構成された携帯電
話機の一例を示す図で、図中１はアンテナを示し、この
アンテナ１が基地局から伝送される信号を受信して受信
回路２に供給し、この受信回路２で所定チャンネルの信
号を復調してチャンネルデコーダ１０に供給する。この
チャンネルデコーダ１０では、通信方式で決められた後
述するデコード処理を行い、処理されたデータを音声コ
ーデック回路３に供給し、アナログ音声信号に変換す
る。そして、変換されたアナログ音声信号を送受話器４
に接続されたスピーカ５から出力させる。この場合、受
信回路２での受信チャンネルは、周波数シンセサイザ８
が出力する周波数信号により決まる。この周波数シンセ
サイザ８の出力周波数は、制御回路３０により制御され
る。

【０００３】そして、送信系の構成としては、送受話器
４に接続されたマイク６が拾った音声信号を音声コーデ
ック回路３に供給し、デジタル音声信号に変換する。そ
して、変換されたデジタル音声信号をチャンネルエンコ
ーダ２０に供給し、通信方式で決められた後述するエン
コード処理を行い、処理されたデータを送信回路７に供
給し、所定チャンネルの信号に変調してアンテナ１から
送信させる。この場合、送信回路７での送信チャンネル
は、周波数シンセサイザ８が出力する周波数信号により
決まる。

【０００４】また、制御回路３０には、ダイヤルキー３
１と表示パネル３２とが接続してあり、ダイヤルキー３
１の操作に基づいた発信処理が制御回路３０の制御で行
われる。また、表示パネル３２には、制御回路３０の制
御でダイヤル番号などが表示される。さらに、制御回路
３０は基地局側から伝送される制御データに基づいて、
各回路の制御を行うようにしてある。

【０００５】ここで、チャンネルデコーダ１０でのデコ
ード処理及びチャンネルエンコーダ２０でのエンコード
処理としては、図５に示す構成で処理される。即ち、受
信系でのデコード処理としては、受信回路２が出力する
受信データをデクリプション回路１１でスクランブルさ
れたデータのスクランブル解除をした後、受信データで
あるバーストデータをデ・インターリーブ回路１２に供
給する。そして、このデ・インターリーブ回路１２で、
インターリーブされて伝送されたデジタルデータのデ・
インターリーブを行い、元のブロックデータに復元す
る。この復元処理は、ＲＡＭによるメモリを使用した処
理で行われる。そして、このブロックデータをビタビ復
号器１３に供給し、送信側で畳込み符号化されたデータ
の復号を行う。そして、復号されたソースデータをパリ
ティチェッカ１４に供給し、パリティチェックによるエ
ラー訂正処理を行い、処理されたデータを音声コーデッ
ク回路３側に供給する。

【０００６】また、送信系でのエンコード処理として
は、音声コーデック回路３が出力する送信用のソースデ
ータをパリティ発生回路２１に供給し、エラー訂正用の
パリティを付加させる。そして、パリティが付加された
ソースデータを畳込み符号器２２に供給し、畳込み符号
化されたブロックデータとする。そして、このブロック
データをインターリーブ回路２３に供給し、インターリ
ーブされたバーストデータとする。このインターリーブ
処理も、デ・インターリーブ処理と同様に、ＲＡＭによ
るメモリを使用した処理で行われる。そして、インター
リーブされたバーストデータをエンクリプション回路２
４に供給してスクランブル処理を行い、スクランブルさ
れたバーストデータを送信回路７に供給して所定チャン
ネルで送信させる。これらのデコード処理及びエンコー
ド処理は、制御回路３０の制御で行われる。

【０００７】次に、メモリを使用したインターリーブ処
理やデ・インターリーブ処理を説明すると、例えばイン
ターリーブ処理は図６に示すインターリーブ回路で行わ
れる。即ち、端子４１に得られる畳込み符号化されたブ
ロックデータをメモリ４２に供給し、このメモリ４２に
一旦記憶させる。このメモリ４２は２ブロックのデータ
が記憶できる容量のＲＡＭで構成され、１ブロック分の
記憶容量毎にメモリａ，メモリｂと分けられている。そ
して、このメモリ４２へのデータの書込み順序と読出し
順序とを変えることで、インターリーブされたバースト
データを端子４３に得る。

【０００８】そして、メモリ４２でのインターリーブ処
理の制御として、制御回路３０側から端子４４，４５に
開始信号ａ，ｂが供給され、端子４４に得られる開始信
号ａをカウンタ４６でカウントすると共に、端子４５に
得られる開始信号ｂをカウンタ４７でカウントする。そ
して、カウンタ４６のカウント出力をアドレスセレクタ
４８に供給すると共に、カウンタ４７のカウント出力を
アドレス変換回路４９を介してアドレスセレクタ４８に
供給する。ここで、アドレス変換回路４９は、ＲＯＭで
構成された変換テーブルを参照してカウントデータを読
出しアドレスに変換する回路である。この場合の変換と
しては、後述するインターリーブ方程式に基づいた変換
が行われる。そして、アドレスセレクタ４８は、カウン
タ４７から供給されるデータと、アドレス変換回路４９
から供給されるデータとを、選択的にメモリ４２に供給
して、このデータによりメモリ４２への書込みアドレス
及び読出しアドレスの制御を行う。

【０００９】ここで、この回路では例えば次式に示すイ
ンターリーブ方程式を想定する。

【００１０】

【数１】ｉ（Ｂ，ｊ）＝Ｃ（ｎ，ｋ）

【数２】ｋ＝０，１，‥‥４５５

【数３】ｎ＝０，‥‥Ｎ，Ｎ＋１，‥‥

【数４】Ｂ＝Ｂ₀ ＋４・ｎ＋ｋ ｍｏｄ（８）

【数５】ｊ＝２〔（４９ｋ）ｍｏｄ５７〕＋〔（ｋ ｍ
ｏｄ８）ｄｉｖ４〕

【００１１】このインターリーブ方程式を設定すること
で、４５６ビットで構成される１ブロックデータが５７
ビットずつに８分割されて、ブロックデータの８ｋ，８
ｋ＋１，８ｋ＋２，８ｋ＋３番目のデータは、前半の４
バーストデータの偶数番目にインターリーブされ、ブロ
ックデータの８ｋ＋４，８ｋ＋５，８ｋ＋６，８ｋ＋７
番目のデータは、後半の４バーストデータの奇数番目に
インターリーブされ、深さ８で４バースト毎にブロック
データの組み合わせが変化して行く。

【００１２】このインターリーブ方程式に基づいた書込
みアドレス及び読出しアドレスの制御状態を図７を参照
して説明すると、図７のＡ及びＢはメモリａ及びｂのブ
ロックデータの書込み状態及び読出し状態を示し、各メ
モリａ，ｂの書込みアドレス及び読出しアドレスは、ア
ドレスセレクタ４８から供給されるアドレス信号（図７
のＣ）により制御される。ここで、このアドレス信号は
図１７のＤに示すように、カウンタａ（４６）のカウン
ト出力が書込みアドレスになると共に、アドレス変換回
路４９の出力が読出しアドレスになる。このそれぞれの
カウント出力やアドレス変換出力は、図７のＥ及びＦに
示すように、端子４４，４５に得られる開始信号ａ，ｂ
に同期して交互に得られる。

【００１３】この図７に示すように、各メモリａ，ｂは
全てのブロックデータの読出しが終了するまでは、次の
ブロックデータの書込みができないため、メモリ４２と
して少なくとも２ブロック分の容量を必要とする。

【００１４】なお、ここでは図示しないが、インターリ
ーブされたデータを復元するデ・インターリーブ回路
は、基本的にはインターリーブ回路と逆の処理を行う回
路であるので、インターリーブ回路と同じ容量のメモリ
を必要とする。

【００１５】

【発明が解決しようとする課題】このようなインターリ
ーブ処理やデ・インターリーブ処理には、比較的大容量
のメモリを必要とする。一方、このような処理を行うメ
モリとして使用されるＲＡＭは、１ビット単位で入出力
が可能なものよりもパラレル入出力タイプの方が、構造
上同一の容量で必要なセル数が少なくなるので、一般に
パラレル入出力タイプのＲＡＭがこの種の通信装置には
使用される。ところが、インターリーブ処理やデ・イン
ターリーブ処理を行う場合には、データの配列を変える
処理を行うので、データの書込み，読出しを頻繁に行う
必要があり、パラレル入出力タイプのＲＡＭでは効率が
悪く、本来必要な容量よりも多くのセルを必要とすると
共に消費電力も多くなってしまう不都合があった。

【００１６】本発明はかかる点に鑑み、この種の伝送装
置において、パラレル入出力タイプのＲＡＭを使用して
効率良くインターリーブ処理及びデ・インターリーブ処
理ができるようにすることにある。

【００１７】

【課題を解決するための手段】本発明のインターリーブ
回路は、例えば図１に示すように、ブロック化された入
力デジタルデータを、メモリ１０２に一旦記憶させて、
このメモリ１０２からの読出し順序を書込み順序と変え
ることで、複数ブロックに跨がってインターリーブさせ
てバーストデータとするインターリーブ回路において、
メモリ１０２としてパラレル入出力構造のＲＡＭを使用
し、書込みデータと読出しデータとを最小ビット単位で
選択してから書込みを行い、最小ビット単位でＲＡＭへ
のデータの書込みができるようにしたものである。

【００１８】またこの場合に、ＲＡＭの入出力ポートが
同一の場合或いは個別にある場合に、書込み前にデータ
を読出して、この読出したデータを保持し、この保持さ
れたデータと書込みデータとを選択するようにしたもの
である。

【００１９】また本発明のデ・インターリーブ回路は、
複数ブロックに跨がってインターリーブされてバースト
データとされた入力デジタルデータを、メモリに一旦記
憶させて、このメモリからの読出し順序を書込み順序と
変えることで、元の順序のブロックデータに復元するデ
・インターリーブ回路において、メモリとしてパラレル
入出力構造のＲＡＭを使用し、書込みデータと読出しデ
ータとを１ビット単位で選択してから書込みを行い、最
小ビット単位でＲＡＭへのデータの書込みができるよう
にしたものである。

【００２０】またこの場合に、ＲＡＭの入出力ポートが
同一の場合或いは個別にある場合に、書込み前にデータ
を読出して、この読出したデータを保持し、この保持さ
れたデータと書込みデータとを選択するようにしたもの
である。

【００２１】

【作用】本発明のインターリーブ回路によると、最小ビ
ット単位でＲＡＭへのデータの書込みができることで、
インターリーブ処理のためのＲＡＭへの書込みが、パラ
レル入出力構造のＲＡＭを使用して効率良くできる。

【００２２】また本発明のデ・インターリーブ回路によ
ると、最小ビット単位でＲＡＭへのデータの書込みがで
きることで、デ・インターリーブ処理のためのＲＡＭへ
の書込みが、パラレル入出力構造のＲＡＭを使用して効
率良くできる。

【００２３】

【実施例】以下、本発明の一実施例を図１〜図３を参照
して説明する。

【００２４】本例においては、図４，図５に示したデジ
タル通信が行われる携帯電話機の送信系のチャンネルエ
ンコーダ２０内のインターリーブ回路を図１に示すよう
に構成したもので、図４及び図５に対応する部分には同
一符号を付し、その詳細説明は省略する。

【００２５】図１において、１０１は畳込み符号器２２
（図５参照）が出力する畳込み符号化されたブロックデ
ータが供給される端子を示し、この端子１０１に得られ
るブロックデータを、メモリ１０２に供給する。このメ
モリ１０２は、それぞれがパラレルで入出力が行われる
構造の複数のセルのＲＡＭで構成され、後述するアドレ
スセレクタ１０７側から供給されるアドレスデータによ
りそれぞれのメモリに書込まれるアドレス及びメモリか
ら読出されるアドレスが制御され、書込みアドレスの制
御によりデータをインターリーブさせる処理が行われ
る。なお、端子１０１に得られるブロックデータは、畳
込み符号化が行われているので、実際には２系統のデー
タである。

【００２６】そして、各メモリ１０２から読出されたデ
ータをバーストデータとして出力端子１０３から後段の
回路（図５のエンクリプション回路２４）に供給し、送
信回路で送信処理を行って基地局側に送信させる。

【００２７】そして、このメモリ１０２でのインターリ
ーブ処理を制御するために、ブロックデータの出力に同
期して、制御回路３０から２種類の開始信号ａ，ｂが出
力され、一方の開始信号ａを書込みアドレス生成用カウ
ンタ１０４に供給し、他方の開始信号ｂを読出しアドレ
ス生成用カウンタ１０５に供給する。そして、カウンタ
１０４で開始信号ａに基づいてカウントしたアドレスデ
ータをアドレス変換回路１０６に供給し、書込みアドレ
スをインターリーブ方程式に従ってインターリーブされ
たアドレスに変換する。このアドレス変換回路１０６
は、例えばＲＯＭテーブルにより構成される。また、本
例では書込みアドレスデータと同時にセレクトデータも
生成させる。

【００２８】そして、カウンタ１０５で生成された読出
しアドレスデータと、アドレス変換回路１０６で変換さ
れた書込みアドレスデータ及びセレクトデータとを、ア
ドレスセレクタ１０７に供給し、書込み／読出し制御回
路１０８の制御に基づいて選択されたアドレスデータ及
びセレクトデータをアドレスセレクタ１０７からメモリ
１０２に供給する。この場合、書込み／読出し制御回路
１０８による制御は、制御回路３０から供給される制御
指令に基づいて行われる。

【００２９】そして本例のメモリ１０２は、図２に示す
ように構成される。即ち、入力端子１０１に得られるブ
ロックデータを、書込みデータセレクタ１２１に供給す
る。この書込みデータセレクタ１２１では、ＲＡＭ１２
２から読出されたデータと入力端子１０１に得られるブ
ロックデータとをビット単位で選択して、選択されたデ
ータをＲＡＭ１２２に供給する。この場合、書込みデー
タセレクタ１２１はｎビットの２to１セレクタで構成さ
れ、書込みデータセレクタ１２１での選択は、アドレス
セレクタ１０７から供給されるセレクトデータに基づい
て行われる。また、書込みデータセレクタ１２１は、Ｒ
ＡＭ１２２側から供給されるデータを一時的に保持する
機能を有する。

【００３０】そして、書込みデータセレクタ１２１で選
択されたｎビットのブロックデータＤ₀ 〜Ｄ_n を、ＲＡ
Ｍ１２２に供給して書込ませる。このＲＡＭ１２２は、
複数のセルで構成され、アドレスセレクタ１０７から供
給されるアドレスデータにより書込みアドレス及び読出
しアドレスが制御され、書込みと読出しの切換えは、書
込み／読出し制御回路１０８から端子１０８ａを介して
供給される書込み／読出し制御信号により行われ、書込
みと読出しとが時分割で行われる。

【００３１】そして、このＲＡＭ１２２から読出された
データは、読出しデータセレクタ１２３に供給すると共
に、書込みデータセレクタ１２１側にも供給する。そし
て、読出しデータセレクタ１２３で選択されてバースト
データとされたデータを、出力端子１０３に供給する。
この読出しデータセレクタ１２３は、ｎto１セレクタで
構成される。

【００３２】次に、本例のインターリーブ回路の動作を
説明する。まず、ここで設定されるインターリーブ方程
式について説明する。本例では、〔数６〕式〜〔数１
０〕式に示すインターリーブ方程式と、〔数１１〕式〜
〔数１５〕式に示すインターリーブ方程式との２種類の
インターリーブ方程式が共存するようにしてある。

【００３３】

【数６】ｉ（Ｂ，ｊ）＝Ｃ（ｎ，ｋ）

【数７】ｋ＝０，１，‥‥４５５

【数８】ｎ＝０，‥‥Ｎ，Ｎ＋１，‥‥

【数９】Ｂ＝Ｂ₀ ＋４・ｎ＋ｋ ｍｏｄ（４）

【数１０】ｊ＝２〔（４９ｋ）ｍｏｄ５７〕＋〔（ｋ
ｍｏｄ８）ｄｉｖ４〕

【数１１】ｉ（Ｂ，ｊ）＝Ｃ（ｎ，ｋ）

【数１２】ｋ＝０，１，‥‥４５５

【数１３】ｎ＝０，‥‥Ｎ，Ｎ＋１，‥‥

【数１４】 Ｂ＝Ｂ₀ ＋４・ｎ＋ｍｏｄ（１９）＋ｋ ｄｉｖ１１４

【数１５】 ｊ＝ｋ ｍｏｄ１９＋１９〔ｋ ｍｏｄ（６）〕

【００３４】この〔数６〕式〜〔数１５〕式より、１バ
ーストのデータ数ｊは１１４ビットであり、〔数６〕式
〜〔数１０〕式に示すインターリーブ方程式の場合は４
バースト分のデータの記憶が必要で、〔数１１〕式〜
〔数１５〕式に示すインターリーブ方程式の場合には２
２バースト分のデータの記憶が必要である。ここで、各
式について説明すると、〔数６〕式及び〔数１１〕式は
ｎ番目のブロックデータのｋ番目のデータがＢ番目のバ
ーストのｊ番目のデータになることを示す。また、〔数
７〕式及び〔数１２〕式は１ブロックデータが０番目か
ら４５５番目の４５６データで構成されることを示す。
また、〔数８〕式及び〔数１３〕式はブロックデータの
番号を示す。また、〔数９〕式はインターリーブの深さ
が４で、ｎ番目のブロックデータの４ｋ，４ｋ＋１，４
ｋ＋２，４ｋ＋３番目のデータが、それぞれ４ｎ，４ｎ
＋１，４ｎ＋２，４ｎ＋３番目のバーストに配置される
ことを示す。同様に、〔数１４〕式はインターリーブの
深さが１９であることを示す。また、〔数１０〕式及び
〔数１５〕式はバーストに配置される位置を示す。

【００３５】このインターリーブ方程式の設定に基づい
た動作タイミングを図３を参照して説明すると、畳込み
符号器側から端子１０１に得られるシリアルのブロック
データとして図３のＡに示すデータが得られるとき、Ｒ
ＡＭ１２２からはｎビットの記憶データＱ₀ 〜Ｑ_n （図
３のＣ〜Ｄ）が読出されて、そのまま読出しデータセレ
クタ１２３に供給されると共に、書込みデータセレクタ
１２１にも供給される。そして、図３のＥ〜Ｇに示すデ
ータＤ₀ 〜Ｄ_n が書込みデータセレクタ１２１から出力
されて、ＲＡＭ１２２に書込まれるようにしてある。

【００３６】ここで、所定期間ｔ₁ ，ｔ₂ ，ｔ₃ ‥‥の
経過毎に、書込み／読出し制御信号（図３のＪ）が書込
みの指示と読出しの指示とに変化して、ＲＡＭ１２２の
アクセスが対応した状態に変化しているとする。この状
態で、端子１０１に得られるデータの書込みを行わない
場合には、書込みデータセレクタ１２１でＲＡＭ１２２
から読出されたデータＱ₀ 〜Ｑ_n が選択されて、そのま
まデータＤ₀ 〜Ｄ_n として出力されてＲＡＭ１２２に書
込まれる。この場合、ＲＡＭ１２２からデータＱ₀ 〜Ｑ
_n が読出されてから、データＤ₀ 〜Ｄ_n として書込まれ
るまでには、期間ｔ₁ とｔ₂ のタイミングのずれがある
ので、この期間ｔ₂ になるまで、書込みデータセレクタ
１２１内でデータＱ₀ 〜Ｑ_n を保持させる必要がある。

【００３７】そして、期間ｔ₁ ，ｔ₂ に端子１０１に得
られるデータＤ₀ をＲＡＭ１２２から読出されたデータ
Ｑ₀ 〜Ｑ_n の内の所定ビットＱ₁ のデータと置き換える
場合には、セレクトデータＳ₀ 〜Ｓ_n （図３のＨ）で所
定ビットＱ₁ に対応したデータ“１”が示され、書込み
の期間ｔ₂ で入力ブロックデータＤ₀ が書込みデータセ
レクタ１２１の出力データＤ₁ となり（斜線を付して示
す区間）、このビットだけが置き換えられたデータＤ₀
〜Ｄ_n がＲＡＭ１２２に書込まれる。なお、ＲＡＭ１２
２の書込みアドレスは、アドレスセレクタ１０７から供
給されるアドレスデータ（図３のＩ）により制御され
る。

【００３８】このようにしてインターリーブ処理が行わ
れるが、次にこのインターリーブ処理に必要なセル数に
ついて計算する。まず、上述した２種類のインターリー
ブ方程式方程式〔数６〕式〜〔数１０〕式及び〔数１
１〕式〜〔数１５〕式を設定して、通常の処理（従来の
処理）によりインターリーブ処理を行った場合について
説明すると、次式により必要なＲＡＭが計算される。

【００３９】

【数１６】１ビット×｛１１４×（４＋２２）｝ワード
＝１ビット×２９６４ワード

【００４０】そして、ＲＡＭとして必要なベーシックセ
ル数は、以下の計算で求まる。

【００４１】

【数１７】ｘ×ｙ＝ベーシックセル数 ｘ＝ｂ＋ｃ＋１２ 〔但しｂはビット数，ｃはカラム数（ｃ≦ｂ）〕 ｙ＝｛ｗ÷（４×ｃ）｝×４＋３４＋α（ｃ） 〔但しα（ｃ）はカラムタイプに依存する数値〕 α（１）＝１０ α（２）＝２ α（４）＝０ α（８）＝０

【００４２】そして、１ビット×２９６４ワードの場合
にはＣ＝１となり、次の計算が行われる。

【００４３】

【数１８】ｘ＝１×１＋１２＝１３ ｙ＝｛２９６４÷（４）｝×４＋３４＋１０＝３００８

【００４４】よって、ｘ×ｙ＝１３×３００８＝３９１
０４ベーシックセルとなる。

【００４５】これに対し上述実施例の構成の場合には、
２ビット×１４８２ワードのとき（Ｃ＝２）、次式で必
要なセル数が求まる。

【００４６】

【数１９】ｘ＝２×２＋１２＝１６ ｙ＝｛１４８２÷（４×２）｝×４＋３４＋２＝７８０

【００４７】よって、ｘ×ｙ＝１６×７８０＝１２４８
０ベーシックセルとなる。また、４ビット×７４１ワー
ドのとき（Ｃ＝４）、次式で必要なセル数が求まる。

【００４８】

【数２０】ｘ＝４×４＋１２＝２８ ｙ＝｛７４１÷（４×４）｝×４＋３４＝２２２

【００４９】よって、ｘ×ｙ＝２８×２２２＝６２１６
ベーシックセルとなる。さらに、８ビット×３７１ワー
ドのとき（Ｃ＝８）、次式で必要なセル数が求まる。

【００５０】

【数２１】ｘ＝８×８＋１２＝７６ ｙ＝｛３７１÷（４×８）｝×４＋３４＝８２

【００５１】よって、ｘ×ｙ＝７６×８２＝６２３２ベ
ーシックセルとなる。ここで、最も少ないセル数は、４
ビット×７４１ワードのときの６２１６ベーシックセル
であり、このような構成を選択することで、上述した１
ビット構成のセル数（３９１０４ベーシックセル）に比
較して約１６％のセル数で構成できる（即ち約８４％の
セルが削減できる）ことになる。

【００５２】このように本実施例によると、パラレル入
出力構造のＲＡＭを使用した場合でも、インターリーブ
処理用のメモリとして必要なＲＡＭのセル数を大幅に削
減でき、インターリーブ回路の構成を簡単にすることが
でき、装置の小型化を計ることができると共に、消費電
力を低減させることができる。

【００５３】なお、上述実施例ではＲＡＭの構造につい
ては説明しなかったが、上述した図３のタイミング図で
の動作は、入出力ポートが同一のＲＡＭの場合或いは個
別に入力ポートと出力ポートがあっても書込みと読出し
とが時分割で行われる場合であり、書込みと読出しとが
同時に出来るＲＡＭの場合には、ＲＡＭから読出された
データを、書込みデータセレクタ１２１内で一時的に保
持させずに、直接ＲＡＭに戻させるようにすれば良い。

【００５４】また、上述実施例では１ビット単位で書込
めるようにしたが、インターリーブさせる最小単位が２
ビット以上である場合には、対応した最小ビット単位で
書込めるようにすれば良い。

【００５５】また、上述実施例ではアドレス変換回路１
０６はＲＯＭテーブルより構成するようにしたが、演算
処理によりアドレス変換を行うようにしても良い。ま
た、書込みアドレス生成用のカウンタ１０４と読出しア
ドレス生成用のカウンタ１０５とは、共用化させても良
い。

【００５６】また、上述実施例ではインターリーブ回路
として説明したが、インターリーブされたデータを元に
戻すデ・インターリーブ処理を行う場合にも、同様の処
理を行うようにすることで、デ・インターリーブ処理を
行うメモリの記憶容量を削減することができる。この場
合には、メモリ１０２にインターリーブされたバースト
データを供給して、デ・インターリーブされたブロック
データがメモリの出力側に得られるようにすれば良く、
具体的にはアドレス変換回路１０６で変換するアドレス
を、インターリーブされたアドレスから元のブロックデ
ータのアドレスに変換する処理を行うようにすれば良
い。

【００５７】また、上述実施例では基地局と端末局（携
帯電話機）との間で通信を行う場合の伝送データのイン
ターリーブ回路及びデ・インターリーブ回路としたが、
他の装置に使用されるインターリーブ回路又はデ・イン
ターリーブ回路にも適用できることは勿論である。

【００５８】

【発明の効果】本発明のインターリーブ回路によると、
最小ビット単位でＲＡＭへのデータの書込みができるこ
とで、インターリーブ処理のためのＲＡＭへの書込み
が、パラレル入出力構造のＲＡＭを使用して効率良くで
きる。

【００５９】また本発明のデ・インターリーブ回路によ
ると、最小ビット単位でＲＡＭへのデータの書込みがで
きることで、デ・インターリーブ処理のためのＲＡＭへ
の書込みが、パラレル入出力構造のＲＡＭを使用して効
率良くできる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】一実施例のメモリの構成図である。

【図３】一実施例によるタイミング図である。

【図４】携帯電話機の一例を示す構成図である。

【図５】図４の例のチャンネルエンコーダ及びチャンネ
ルデコーダの構成図である。

【図６】従来のインターリーブ回路の一例を示す構成図
である。

【図７】図６の例のインターリーブ状態を示すタイミン
グ図である。

【符号の説明】

３０ 制御回路 １０２ メモリ １０４ 書込みアドレス生成用カウンタ １０５ 読出しアドレス生成用カウンタ １０６ アドレス変換回路 １０７ アドレスセレクタ １０８ 書込み／読出し制御回路 １２１ 書込みデータセレクタ １２２ ＲＡＭ １２３ 読出しデータセレクタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ブロック化された入力デジタルデータ
   を、メモリに一旦記憶させて、このメモリからの読出し
   順序を書込み順序と変えることで、複数ブロックに跨が
   ってインターリーブさせてバーストデータとするインタ
   ーリーブ回路において、 上記メモリとしてパラレル入出力構造のＲＡＭを使用
   し、書込みデータと読出しデータとを１ビット単位で選
   択してから書込みを行い、最小ビット単位で上記ＲＡＭ
   へのデータの書込みができるようにしたインターリーブ
   回路。
2. 【請求項２】 上記ＲＡＭの入出力ポートが同一の場合
   或いは個別にある場合に、書込み前にデータを読出し
   て、この読出したデータを保持し、この保持されたデー
   タと書込みデータとを選択するようにした請求項１記載
   のインターリーブ回路。
3. 【請求項３】 複数ブロックに跨がってインターリーブ
   されてバーストデータとされた入力デジタルデータを、
   メモリに一旦記憶させて、このメモリからの読出し順序
   を書込み順序と変えることで、元の順序のブロックデー
   タに復元するデ・インターリーブ回路において、 上記メモリとしてパラレル入出力構造のＲＡＭを使用
   し、書込みデータと読出しデータとを１ビット単位で選
   択してから書込みを行い、最小ビット単位で上記ＲＡＭ
   へのデータの書込みができるようにしたデ・インターリ
   ーブ回路。
4. 【請求項４】 上記ＲＡＭの入出力ポートが同一の場合
   或いは個別にある場合に、書込み前にデータを読出し
   て、この読出したデータを保持し、この保持されたデー
   タと書込みデータとを選択するようにした請求項３記載
   のデ・インターリーブ回路。