CN114389573A - 滤波器电路与信号处理方法 - Google Patents

Abstract

本公开涉及滤波器电路与信号处理方法。一种滤波器电路包括复数暂存器、切换电路、复数乘法器与加总电路。各暂存器用以暂存一输入。切换电路耦接至暂存器，用以自暂存器接收一序列暂存的输入，并根据一计数值调整该序列暂存的输入的数据排列顺序，以产生一序列重新排序过的输入。计数值响应于滤波器电路接收到一笔新的输入被累加。乘法器耦接至切换电路，该序列重新排序过的输入依序被提供至乘法器，各乘法器分别根据接收到的输入与一系数产生一乘法结果。加总电路耦接至乘法器，用以将乘法结果加总以产生一输出。

Description

滤波器电路与信号处理方法

技术领域

本发明系关于一种滤波器电路与信号处理方法，尤指一种低功耗的滤波器电路与信号处理方法。

背景技术

延时抽头(delay tap)有限脉冲响应(Finite impulse response，FIR)滤波器为信号处理或是通讯系统领域中经常使用的电路。在通讯以及信号处理等领域中通常藉由滤波器系数的配置过滤出所需要的频带，并要求信号在传输过程中避免相位失真。然而，因为要处理连续的信号，在信号持续被输入的情况下，滤波器便需不断地被触发进而产生耗电问题。特别是，当抽头数大的时候，因输入数据必须不断地在暂存器之间传递，使耗电问题更为明显。

本发明提出一种新颖的滤波器电路与信号处理方法，以解决上述问题。

发明内容

本发明之一目的在于提供一种低功耗的滤波器电路与对应之信号处理方法。

根据本发明之一实施例，一种滤波器电路包括复数暂存器、切换电路、复数乘法器与加总电路。各暂存器用以暂存一输入。切换电路耦接至暂存器，用以自暂存器接收一序列暂存的输入，并根据一计数值调整该序列暂存的输入的数据排列顺序，以产生一序列重新排序过的输入。计数值响应于滤波器电路接收到一笔新的输入被累加。乘法器耦接至切换电路，该序列重新排序过的输入依序被提供至乘法器，各乘法器分别根据接收到的输入与一系数产生一乘法结果。加总电路耦接至乘法器，用以将乘法结果加总以产生一输出。

根据本发明之另一实施例，一种滤波器电路包括复数暂存器、切换电路、复数乘法器与加总电路。各暂存器用以暂存一输入。切换电路根据一计数值调整一序列的系数的排列顺序，以产生一序列重新排序过的系数，其中计数值响应于滤波器电路接收到一笔新的输入被累加。乘法器耦接至切换电路与暂存器，用以依序自暂存器接收输入以及自切换电路接收该序列重新排序过的系数，并且各乘法器分别根据接收到的输入与接收到的系数产生一乘法结果。加总电路耦接至乘法器，用以将乘法结果加总以产生一输出。

根据本发明之另一实施例，一种信号处理方法，用以根据复数输入与复数系数产生至少一输出，包括：取得一序列的输入与一序列的系数；根据一计数值调整该序列的输入或该序列的系数的排列顺序，以产生一序列重新排序过的输入或一序列重新排序过的系数；将该序列重新排序过的输入所包含之该等输入与该序列的系数所包含之该等系数依序相乘或将该序列的输入所包含之该等输入与该序列重新排序过的系数所包含之该等系数依序相乘，以产生复数乘法结果；以及将该等乘法结果加总以产生该输出。

附图说明

图1系显示根据本发明之第一实施例所述之滤波器电路示意图。

图2为一简化的示意图用以例示切换电路于另一操作周期的数据重新排序操作。

图3系显示根据本发明之第二实施例所述之滤波器电路示意图。

图4系显示根据本发明之第三实施例所述之滤波器电路示意图。

图5系显示切换电路于另一操作周期的数据重新排序操作。

图6系显示根据本发明之一实施例所述之信号处理方法流程图。

图7系显示根据本发明之第四实施例所述之切换电路的数据重新排序操作。

图8用以例示切换电路于另一操作周期的数据重新排序操作。

图9用以例示切换电路于另一操作周期的数据重新排序操作。

图10系显示根据本发明之一实施例所述之切换电路示意图。

具体实施方式

图1系显示根据本发明之第一实施例所述之滤波器电路示意图。本发明实施例所述之滤波器电路可由例如，但不限于延时抽头有限脉冲响应滤波器(delay tap FIRfilter)实现。滤波器电路100可包括暂存器110-0～110-(M-1)、切换电路120、乘法器130-0～130-(M-1)、以及加总电路140，其中M为一正整数，并且可被设定为滤波器电路100的抽头(tap)数。于此实施例中，滤波器电路100的抽头数为8，故M＝8。各暂存器用以暂存一输入。例如，假设滤波器电路100的初始输入数据依序为输入Din[0]、Din[1]、Din[2]、…Din[7]，其中输入Din[n]中的n可代表取样时间点的索引值，n越小代表时间点越早，则输入Din[0]、Din[1]、Din[2]、…Din[7]可分别被储存于暂存器110-0、110-1、110-2、…110-7。乘法器130-0～130-7用以分别将接收到的一输入Din[n]与对应之一系数(例如，C_0～C_7之一者)相乘以产生一乘法结果。加总电路140耦接至乘法器130-0～130-7，用以将该等乘法结果加总以产生一输出Dout。

于本发明之第一实施例中，切换电路120耦接于暂存器110-0～110-7与乘法器130-0～130-7之间，用以于每次操作自暂存器110-0～110-7接收目前由暂存器所暂存之输入数据作为一序列暂存的输入，并根据一计数值CNT调整此序列暂存的输入的数据排列顺序，以产生一序列重新排序过的输入。此序列重新排序过的输入将依序被一一提供至乘法器130-0～130-7作为对应的输入Din[n]。

根据本发明之一实施例，当滤波器电路100被启动时，计数值CNT可被设定为一初始值(例如，0)，并且可于每笔输入数据Din被输入滤波器电路100时被累加(例如，每当输入滤波器电路100接收到一笔新的数据，计数值CNT可被加1)。当计数值CNT小于抽头数M时，切换电路120不运作。当计数值CNT不小于抽头数M时，切换电路120响应于此数值开始运作，并且可根据计数值CNT模除(modulus)抽头数M后所得的结果调整目前所得之一序列暂存的输入的数据排列顺序。

于本发明之实施例中，当滤波器电路100于暂存器110-0～110-7均已存有输入数据时接收到一笔新的输入，新的输入会被写入暂存器110-0～110-7之其中一者，例如，用以暂存目前复数输入中最旧(最早)的输入的暂存器，用以取代最旧的输入数据。如图1所示之范例，假设于先前操作中，输入Din[0]～Din[7]已分别被储存于暂存器110-0～110-7，此时计数值CNT已累加至8，切换电路120可响应于此数值开始运作。于一最新的操作周期，输入Din[8]被输入至滤波器电路100，计数值CNT被累加至9，且输入Din[8]会被写入暂存器110-0，用以取代目前输入数据中最旧的输入Din[0]。

由于滤波器电路100的运作系将由新至旧的输入数据分别乘上系数C_(M-1)～C_0(于此实施中为C_7～C_0)以执行滤波操作，因此，切换电路120可自暂存器110-7～110-0接收目前所暂存之输入数据作为一序列暂存的输入，并且根据计数值CNT模除抽头数M后所得的结果调整目前所得之该序列暂存的输入的数据排列顺序，使得输入数据可正确地与对应的系数相乘。

于此范例中，切换电路120所接收到的一序列暂存的输入为:{Din[7],Din[6],Din[5],Din[4],Din[3],Din[2],Din[1],Din[8]}，而因目前所得的模除结果为9mod 8＝1，切换电路120将此序列暂存的输入以首尾循环的方式向右做1笔数据的移位(即，调整其数据排列顺序)，以产生一序列重新排序过的输入:{Din[8],Din[7],Din[6],Din[5],Din[4],Din[3],Din[2],Din[1]}。

此序列重新排序过的输入{Din[8],Din[7],Din[6],Din[5],Din[4],Din[3],Din[2],Din[1]}将依序被一一提供至乘法器130-7～130-0作为对应的输入，如此一来，目前最新的输入Din[8]会与系数C_7相乘，目前最旧的输入Din[1]会与系数C_0相乘，且其余的输入会与对应之系数相乘，以完成当前操作周期的滤波操作。

图2为一简化的示意图，用以例示切换电路120于次一操作周期的数据重新排序操作。同理，于次一操作周期中，输入Din[9]被输入至滤波器电路100并被写入暂存器110-1，用以取代目前输入数据中最旧的输入Din[1]，且计数值CNT被累加至10。切换电路120可自暂存器110-7～110-0接收目前所暂存之输入数据作为一序列暂存的输入，并且根据计数值CNT调整目前所得之该序列暂存的输入的数据排列顺序。

于此范例中，切换电路120所接收到的一序列暂存的输入为:{Din[7],Din[6],Din[5],Din[4],Din[3],Din[2],Din[9],Din[8]}，而因目前所得的模除结果为10mod 8＝2，切换电路120将此序列暂存的输入以首尾循环的方式向右做2笔数据的移位，以产生一序列重新排序过的输入{Din[9],Din[8],Din[7],Din[6],Din[5],Din[4],Din[3],Din[2]}。

此序列重新排序过的输入{Din[9],Din[8],Din[7],Din[6],Din[5],Din[4],Din[3],Din[2]}将依序被一一提供至乘法器130-7～130-0作为对应的输入，如此一来，目前最新的输入Din[9]会与系数C_7相乘，目前最旧的输入Din[2]会与系数C_0相乘，且其余的输入会与对应之系数相乘，以完成当前操作周期的滤波操作。

图3系显示根据本发明之第二实施例所述之滤波器电路示意图。滤波器电路300可包括暂存器310-0～310-(M-1)、切换电路320、乘法器330-0～330-(M/2-1)、加法器350-0～350-(M/2-1)、以及加总电路340，其中M为一正偶整数，并且可被设定为滤波器电路300的抽头数，例如，M＝8。各暂存器用以暂存一输入。例如，假设滤波器电路300的初始输入数据依序为输入Din[0]、Din[1]、Din[2]、…Din[7]，则输入Din[0]、Din[1]、Din[2]、…Din[7]可分别被储存于暂存器310-0、310-1、310-2、…310-7。

于此实施例中，滤波器电路300具有线性对称结构，因此，预计与相同系数相乘的输入数据可先透过加法器350-0～350-3两两相加后，再提供给乘法器330-0～330-3。乘法器330-0～330-3用以分别根据接收到的输入与对应之一系数(例如，C_0～C_3之一者)产生一乘法结果。加总电路340耦接至乘法器330-0～330-3，用以将该等乘法结果加总以产生一输出Dout。

于本发明之第二实施例中，同样配置了切换电路320，用以于每次操作自暂存器310-0～310-7接收目前所暂存之输入数据作为一序列暂存的输入，并根据一计数值CNT调整此序列暂存的输入的数据排列顺序，以产生一序列重新排序过的输入。此序列重新排序过的输入将依序被一一提供至加法器350-0～350-3作为对应的输入。

滤波器电路300的运作与滤波器电路100的运作雷同，差异仅在于两个预计乘上相同系数的输入会先透过加法器相加后再与系数相乘，以减少乘法运算，因而呈现出对称之结构。因此，当抽头数相同时，切换电路320的操作与切换电路120相同，故于此不再赘述。

图4系显示根据本发明之第三实施例所述之滤波器电路示意图。滤波器电路400可包括暂存器410-0～410-(M-1)、切换电路420、乘法器430-0～430-(M-1)、以及加总电路440，其中M为一正整数，并且可被设定为滤波器电路400的抽头数，例如，M＝8。各暂存器用以暂存一输入。例如，假设滤波器电路400的初始输入数据依序为输入Din[0]、Din[1]、Din[2]、…Din[7]，则输入Din[0]、Din[1]、Din[2]、…Din[7]可分别被储存于暂存器410-0、410-1、410-2、…410-7。乘法器430-0～430-7用以分别根据接收到的一输入Din[n]与对应之一系数(例如，C_0～C_7之一者)产生一乘法结果。加总电路440耦接至乘法器430-0～430-7，用以将该等乘法结果加总以产生一输出Dout。

于本发明之第三实施例中，切换电路420耦接至乘法器430-0～430-7，并可接收一序列的系数。如图所示，切换电路420接收到的一序列的系数为:{C_7,C_6,C_5,C_4,C_3,C_2,C_1,C_0}。于一实施例中，此序列的系数可被储存于一记忆体装置或一或多个暂存器(图未示)。于另一实施例中，此序列的系数亦可由一系数提供电路(图未示)根据一或多个预设值产生。

由于滤波器电路400的系数系由前述既定装置提供，并且于运作过程中系数通常维持不变，因此，切换电路420所接收到的一序列的系数具有既定的数据排列顺序。于本发明之第三实施例中，切换电路420根据一计数值CNT调整此序列的系数的排列顺序，以产生一序列重新排序过的系数。此序列重新排序过的系数将依序被一一提供至乘法器430-0～430-7作为对应的系数。

类似于前述之实施例，当滤波器电路400被启动时，计数值CNT可被设定为一初始值(例如，0)，并且每当滤波器电路400接收到一笔新的数据，计数值CNT会被累加。当计数值CNT小于抽头数M时，切换电路420不运作。当计数值CNT不小于抽头数M时，切换电路420响应于此数值开始运作，并且可根据计数值CNT模除抽头数M后所得的结果调整前述一序列的系数的排列顺序。

于本发明之实施例中，当滤波器电路400于暂存器410-0～410-7均已存有输入数据时接收到一笔新的输入，新的输入会被写入暂存器410-0～410-7之其中一者，例如，用以暂存目前复数输入中最旧(最早)的输入的暂存器，用以取代最旧的输入数据。如图4所示之范例，于一最新的操作周期，当输入Din[8]被输入至滤波器电路400时，计数值CNT被累加至9，且输入Din[8]会被写入暂存器410-0，用以取代目前输入数据中最旧的输入Din[0]。

由于滤波器电路400的运作系将由新至旧的输入数据分别乘上系数C_(M-1)～C_0(于此实施中为C_7～C_0)以执行滤波操作，因此，于本发明之第三实施例中，切换电路420系用以调整系数C_7～C_0的排列顺序，使得输入数据可正确地与对应的系数相乘。例如，系数C_(M-1)与目前最新的输入相乘，C_0与目前最旧的输入相乘，并以此类推。

于此范例中，目前由暂存器410-7～410-0所暂存的一序列的输入为:{Din[7],Din[6],Din[5],Din[4],Din[3],Din[2],Din[1],Din[8]}。因目前所得的计数值模除结果为9mod 8＝1，切换电路420将此序列的系数以首尾循环的方式向左做1笔数据的移位(即，调整此序列的系数的数值排列顺序)，以产生一序列重新排序过的系数:{C_6,C_5,C_4,C_3,C_2,C_1,C_0,C_7}。

此序列重新排序过的系数将依序被一一提供至乘法器430-7～430-0，如此一来，目前最新的输入Din[8]会与系数C_7相乘，目前最旧的输入Din[1]会与系数C_0相乘，且其余的输入会与对应之系数相乘，以完成当前操作周期的滤波操作。

图5系显示切换电路420于另一操作周期的数据重新排序操作。同理，于次一操作周期中，输入Din[9]被输入至滤波器电路400并被写入暂存器410-1，用以取代目前输入数据中最旧的输入Din[1]，且计数值CNT被累加至10。因目前所得的模除结果为10mod 8＝2，切换电路420将此序列的系数为:{C_7,C_6,C_5,C_4,C_3,C_2,C_1,C_0}以首尾循环的方式向左做2笔数据的移位，以产生一序列重新排序过的系数:{C_5,C_4,C_3,C_2,C_1,C_0,C_7,C_6}。此序列重新排序过的系数将依序被一一提供至乘法器430-7～430-0，如此一来，目前最新的输入Din[9]会与系数C_7相乘，目前最旧的输入Din[2]会与系数C_0相乘，且其余的输入会与对应之系数相乘，以完成当前操作周期的滤波操作。

于传统的滤波器电路中，由于M笔输入数据须由新至旧分别乘上系数C_(M-1)～C_0，因此，每当新的输入数据抵达，除储存最旧数据的暂存器以外，其余暂存器都必须要把其所暂存之数据传递给相邻的暂存器。例如，第0个暂存器将其所暂存之数据舍弃，第1个暂存器将其所暂存之数据传递给第0个暂存器，第2个暂存器将其所暂存之数据传递给第1个暂存器，…第(M-1)个暂存器将其所暂存之数据传递给第(M-2)个暂存器，而第(M-1)个暂存器用以接收最新的数据。由于在各操作周期中都需要执行如此大量的数据传递，因此在信号持续被输入的情况下，传统的滤波器电路中的暂存器便需不断地被触发，进而产生耗电问题。

有别于传统的滤波器电路设计，于本发明之实施例中，藉由切换电路的配置，暂存器中所暂存的输入不再需要响应于滤波器电路接收到新的输入而被传递给相邻的暂存器，也不会响应于滤波器电路接收到新的输入而被传递于暂存器之间。如此一来，可解决传统技术中的耗电问题。

此外，有别于传统的滤波器电路设计，因暂存器之间不再需要数据传递，因此，于本发明之实施例中，暂存器之间彼此可互不相连。此外，由于本发明并非如传统的设计固定使用相同的暂存器接收最新的数据，因此，于本发明之实施例中，于不同时间点接收到的输入会被写入不同的暂存器。

此外，根据本发明之一实施例，于切换电路开始运作后，可根据计数值CNT模除抽头数M后所得的结果决定执行数据移位的量，也可以先将计数值CNT重置后根据计数值CNT决定执行数据移位的量。于后者之实作方式中，当计数值CNT等于抽头数M时，切换电路开始运作，并且可被重置为0。计数值CNT的重置周期可被设定为等于暂存器的数量，而其通常相等于滤波器电路的抽头数M。亦即，于后者之实作方式中，每当计数值CNT等于抽头数M(或，暂存器的数量)时，会被重置为0。

图6系显示根据本发明之一实施例所述之信号处理方法流程图。此信号处理方法系用以根据复数输入与复数系数产生至少一输出，包括以下步骤:

步骤S602:取得一序列的输入与一序列的系数。

步骤S604:根据一计数值调整该序列的输入或该序列的系数的数据排列顺序或数值排列顺序，以产生一序列重新排序过的输入或一序列重新排序过的系数。

步骤S606:依序将该序列重新排序过的输入所包含之输入与该序列的系数所包含之系数两两相乘，或者依序将该序列的输入所包含之输入与该序列重新排序过的系数所包含之系数两两相乘，以产生复数乘法结果。

步骤S608:将乘法结果加总以产生输出。

如上所述，于本发明之实施例中，于不同时间点会配置不同的暂存器用以接收最新的输入，以取代目前最旧的输入。

本发明所提出之滤波器电路亦可被弹性地应用于滤波器抽头数与暂存器数量不等的情境，其中仅切换电路的运作方式须被调整。

图7～图9为简化的示意图，用以根据本发明之第四实施例例示切换电路于不同操作周期的数据重新排序操作。其中，图中未示的滤波器电路的其他部分与其对应的操作可由图1相应地推导出来。

于此实施例中，暂存器数量X大于滤波器抽头数Y，例如，X＝8，Y＝6。由于暂存器数量X＝8，切换电路720被设计为可将8笔数据重新排序的架构。以下将说明如何在切换电路720相同的架构下，将输入重新排序，以完成6笔输入的滤波操作。

假设滤波器电路的初始输入数据依序为输入Din[0]、Din[1]、Din[2]、…Din[5]，分别被储存于暂存器710-0、710-1、710-2、…710-5。而其余的暂存器710-6与710-7则暂存冗余数据dummy0与dummy1。

计数值CNT同样可自一初始值(例如，0)开始响应于输入数据的接收而被累加。当计数值CNT小于抽头数Y时，切换电路720不运作。当计数值CNT不小于抽头数Y时，切换电路720响应于此数值开始运作，并且可根据计数值CNT加上暂存器数量X与抽头数Y之差值后所得之一数值，模除暂存器数量X后所得的结果(例如，[CNT+(X-Y)]mod X)以调整目前所得之一序列暂存的输入的数据排列顺序。

如图7所示操作周期中，计数值CNT＝6，由于此时[6+2]mod 8＝0，切换电路720可不做数据的移位，直接将一序列的输入:{dummy1,dummy0,Din[5],Din[4],Din[3],Din[2],Din[1],Din[0]}中的前6笔数据(如虚线框起的部分)提供给对应之乘法器或加法器。值得注意的是，孰悉此技艺者均可理解，藉由将切换电路720的输出总线耦接至对应的乘法器或加法器，即可实作出将部分数据提供给对应之乘法器或加法器的操作。故于此不再赘述。此外，于此实施例中，由于滤波器电路的抽头数Y＝6，乘法器的数量可为6或者为3(于线性对称结构的实施例)。

于次一周期，如图8所示，新的输入Din[6]被输入并暂存于暂存器710-6，用以取代暂存冗余数据dummy0(其可被视为目前最旧的数据)，此时计数值CNT＝7，切换电路720可将一序列暂存的输入{dummy1,Din[6],Din[5],Din[4],Din[3],Din[2],Din[1],Din[0]]}以首尾循环的方式向右做1笔数据的移位，以产生一序列重新排序过的输入:{Din[0],dummy1,Din[6],Din[5],Din[4],Din[3],Din[2],Din[1]}，并将其中的前6笔数据(如虚线框起的部分)提供给对应之乘法器。

同理，于又次一周期，如图9所示，新的输入Din[7]被输入并暂存于暂存器710-7，用以取代暂存冗余数据dummy1(其可被视为目前最旧的数据)，此时计数值CNT＝8，切换电路720可以首尾循环的方式将暂存的输入向右做2笔数据的移位，以产生一序列重新排序过的输入:{Din[1],Din[0],Din[7],Din[6],Din[5],Din[4],Din[3],Din[2]}，并将其中的前6笔数据(如虚线框起的部分)提供给对应之乘法器。

换言之，于本发明之实施例中，当一切换电路已被设计为用以将X笔数据重新排序的架构时，此切换电路仍可被应用于抽头数Y小于X的滤波器电路中。于抽头数Y小于暂存器数量X的应用中，当滤波器电路接收到一笔新的输入时，新的输入同样会被写入用以暂存目前最旧的输入的暂存器，以取代最旧的输入，因此暂存器所暂存之输入不会响应于此输入而被传递于暂存器之间。此外，切换电路720根据[CNT+(X-Y)]模除暂存器数量X后所得的结果决定将数据移位的量，以调整目前所得之一序列暂存的输入的数据排列顺序，并将Y笔重新排序过的输入提供给对应之乘法器或加法器。因此，当滤波器抽头数与暂存器数量不同时的情境，仅需要如上所述调整切换电路的运作方式，即可将已被设计好的切换电路硬体应用于此滤波器电路中。

于本发明之实施例中，切换电路可为一桶式移位器(barrel shifter)。

图10系显示根据本发明之一实施例所述之切换电路示意图。于此范例中切换电路920出可应用于抽头数为4的滤波器电路。切换电路920可包括复数多工器，各多工器分别根据接收到的移位量SFT_CNT选择输入In[0]～In[3]之其中一者输出作为对应的输出Out[0]～Out[3]，其中输入In[0]～In[3]即为前述实施例中切换电路所接收到的一序列暂存的输入或一序列的系数，输出Out[0]～Out[3]即为前述实施例中切换电路所产生的一序列重新排序过的输入或一序列重新排序过的系数，而移位量SFT_CNT可以是计数值CNT或者由计数值CNT计算出的数值。孰悉此技艺者当可根据切换电路架构推导出适用于不同抽头数的切换电路设计，于此便不再赘述。

综上所述，于本发明之实施例中，藉由切换电路的配置，滤波器内的暂存器不再需要响应于每笔新的输入而被触发，可有效解决传统技术中的耗电问题。

以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。

【符号说明】

100,300,400:滤波器电路

110-0～110-7,310-1～310-7,410-1～410-7,710-1～710-7:暂存器

120,320,420,720,920:切换电路

130-0～130-7,330-0～330-3,430-0～430-7:乘法器

350-0～350-3:加法器

140,340,440:加总电路

C_0～C_7:系数

CNT:计数值

Din[0],Din[1],Din[2],Din[3],Din[4],Din[5],Din[6],Din[7],Din[8],Din[9],In[0]～In[3]:输入

Dout,Out[0]～Out[3]:输出

dummy0,dummy1:冗余数据

SFT_CNT:移位量

Claims (10)

1.一种滤波器电路，包括：

复数暂存器，各暂存器用以暂存一输入；

一切换电路，耦接至该等暂存器，用以自该等暂存器接收该等输入作为一序列暂存的输入，并根据一计数值调整该序列暂存的输入的数据排列顺序，以产生一序列重新排序过的输入，其中该计数值响应于该滤波器电路接收到一笔新的输入被累加；

复数乘法器，耦接至该切换电路，其中该序列重新排序过的输入依序被提供至该等乘法器，并且各乘法器分别根据接收到的该输入与一系数产生一乘法结果；以及

一加总电路，耦接至该等乘法器，用以将该等乘法结果加总以产生一输出。

2.根据权利要求1所述之滤波器电路，其中当该滤波器电路接收到一笔新的输入时，该笔新的输入被写入该等暂存器之一者，用以取代目前该等暂存器所暂存之该等输入中最旧的输入。

3.根据权利要求1所述之滤波器电路，其中该等暂存器所暂存之该等输入不会响应于该滤波器电路接收到新的输入而被传递于该等暂存器之间。

4.根据权利要求1所述之滤波器电路，其中于不同时间点接收到的输入会被写入不同的暂存器。

5.根据权利要求1所述之滤波器电路，其中该计数值的一重置周期等于该等暂存器的一数量。

6.一种滤波器电路，包括：

复数暂存器，各暂存器用以暂存一输入；

一切换电路，用以根据一计数值调整一序列的系数的排列顺序，以产生一序列重新排序过的系数，其中该计数值响应于该滤波器电路接收到一笔新的输入被累加；

复数乘法器，耦接至该切换电路与该等暂存器，用以依序自该等暂存器接收该等输入以及自该切换电路接收该序列重新排序过的系数，并且各乘法器分别根据接收到的该输入与接收到的该系数产生一乘法结果；以及

一加总电路，耦接至该等乘法器，用以将该等乘法结果加总以产生一输出。

7.根据权利要求6所述之滤波器电路，其中当该滤波器电路接收到一笔新的输入时，该笔新的输入被写入该等暂存器之一者，用以取代目前该等暂存器所暂存之该等输入中最旧的输入。

8.根据权利要求6所述之滤波器电路，其中于不同时间点接收到的输入会被写入不同的暂存器。

9.根据权利要求6所述之滤波器电路，其中该计数值的一重置周期等于该等暂存器的一数量。

10.一种信号处理方法，用以根据复数输入与复数系数产生至少一输出，包括：

取得一序列的输入与一序列的系数，该序列的输入包含该等输入，该序列的系数包含该等系数；

根据一计数值调整该序列的输入或该序列的系数的排列顺序，以产生一序列重新排序过的输入或一序列重新排序过的系数；

将该序列重新排序过的输入所包含之该等输入与该序列的系数所包含之该等系数依序相乘或将该序列的输入所包含之该等输入与该序列重新排序过的系数所包含之该等系数依序相乘，以产生复数乘法结果；以及

将该等乘法结果加总以产生该输出。

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