JP3895569B2

JP3895569B2 - 通信データ格納アドレス取得回路

Info

Publication number: JP3895569B2
Application number: JP2001286104A
Authority: JP
Inventors: 和俊久保
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 2001-09-20
Filing date: 2001-09-20
Publication date: 2007-03-22
Anticipated expiration: 2021-09-20
Also published as: JP2003101454A

Description

【０００１】
【発明の属する技術分野】
本発明は、無線通信等の通信データを処理するシステムにおいてデータ格納部に格納される通信データの格納アドレスを取得するための技術に関し、特に、その格納アドレスを記憶する格納アドレス記憶部の記憶容量を低減するための技術に関する。
【０００２】
【従来の技術】
ＣＤＭＡ（Code Division Mutiple Access）方式の移動通信システムの基地局装置では、移動機毎に異なる通信チャネルの割り当てられた通信データについて、それぞれ、複数のデータ処理（例えば復号化処理、より具体的には移動機毎に設定された通信チャネルに対する処理、各通信チャネル内でさらに細分化された各物理チャネルに対する処理等）が行われる。その際、直列に配置される複数のデータ処理部について、処理対象となる通信データの範囲あるいは通信データの処理順序が異なるために、それらデータ処理部の間に、中間バッファが設けられる場合がある。この場合、第一処理部は、処理を行った結果としての通信データを中間バッファに書き込み、第二処理部は、中間バッファに書き込まれた通信データの中から処理を行うのに必要な通信データを選択的に所定の順序で取得して、所定の処理を施す。またこの場合、さらに、中間バッファにおける通信データの格納アドレスを記憶する格納アドレス記憶部が設けられており、第二処理部は、中間バッファから処理に必要な通信データを取得する際に、この格納アドレス記憶部から、取得する通信データの格納アドレスを取得する。ここで、図５および図６を参照して、従来のデータ格納部および格納アドレス記憶部について説明する。
【０００３】
図５に示すように、データ格納部２４は、複数（ここではｍ個）のメモリブロック２８を備え、メモリブロック２８は、それぞれ複数ビット（ここではｎビット）の通信データを格納することができる。このデータ格納部２４には、一つのメモリブロック２８に対して、一つの通信チャネルの通信データが書き込まれるようになっており、複数の通信チャネルの通信データが一つのメモリブロック２８に書き込まれることはない。また通信データは、通信チャネルによってそのデータサイズが異なっており、データサイズが大きい場合には、一つの通信チャネルの通信データが複数のメモリブロック２８を占有することになる。通信データは、格納する時点において空のメモリブロック２８に順次書き込まれるため、データ格納部２４において必ずしも連続したメモリブロックに格納されるとは限らず、図５に示すように隣接しない複数のメモリブロックに分散して格納される場合もある。
【０００４】
格納アドレス記憶部５０は、図６に示すように、複数（ここではｐ個）の通信チャネル毎にその通信データの格納アドレス（ここではデータ格納部のメモリブロックのアドレス）を記憶することができる記憶領域５２を備え、各記憶領域５２は、同数（ここではｑ個）の格納アドレスを記憶可能である。ここで、各記憶領域５２の格納可能なアドレス数（すなわちｑ）は、データ格納部において一つの通信チャネルの通信データが占有するメモリブロック数の最大値である。この格納アドレス記憶部５０を参照することで、一つの通信チャネルの通信データがデータ格納部２４において隣接しないメモリブロック２８に分散して格納されている場合にも、その通信データを連続的に取得することが可能となる。
【０００５】
【発明が解決しようとする課題】
上記従来の格納アドレス記憶部は、全チャネルに対し、格納アドレスの最大個数（すなわちデータ格納部において通信データが占有するメモリブロック数の最大値；図６ではｑ）を記憶可能な記憶領域を備えるが、実際には、全チャネルの通信データが最大メモリブロック数を占めるデータサイズになることは無く、その分、上記従来の格納アドレス記憶部では、記憶領域が無駄に確保されていることになる。
【０００６】
【課題を解決するための手段】
本発明にかかる通信データ格納アドレス取得回路は、通信データを格納するデータ格納部における該通信データの格納アドレスを記憶する格納アドレス記憶部であって、同じチャネルの通信データに対する該格納アドレスが所定のタイミングでチャネル順又は処理順にその記憶位置が連続するように詰めて書き込まれることによりその格納アドレスの記憶位置が連続しており、かつチャネル毎に該格納アドレスの数に応じた容量の記憶領域が確保される格納アドレス記憶部から所定チャネルの格納アドレスを取得する第１の取得手段と、前記格納アドレス記憶部におけるチャネル毎の格納アドレスの記憶開始位置を取得するための情報を記憶する記憶開始位置記憶部からデータ格納部における所定チャネルの格納アドレスの記憶開始位置を取得するための情報を取得する第２の取得手段と、前記格納アドレス記憶部におけるチャネル毎の格納アドレスの数を記憶する格納アドレス数記憶部からデータ格納部における所定チャネルの格納アドレスの数を取得する第３の取得手段と、を備え、前記第１の取得手段は、前記第２の取得手段から取得した前記データ格納部における所定チャネルの格納アドレスの記憶開始位置を取得するための情報と、前記第３の取得手段から取得した前記データ格納部における所定チャネルの格納アドレスの数と、に対応する、データ格納部における所定チャネルの通信データの格納アドレスを取得する。このような構成により、格納アドレス記憶部において、各チャネルについて格納アドレスの数に応じた容量の記憶領域を使用することができるから、格納アドレス記憶部の無駄な記憶容量を低減することができる。
【０００７】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。図１は、本実施形態にかかる通信データ処理システム１０の構成を示すブロック図、図２は、格納アドレス記憶部１２を示す図、図３は、記憶開始位置記憶部１４を示す図、また図４は、通信データ格納アドレス取得回路１６の構成の一例を示すブロック図である。
【０００８】
通信データ処理システム１０は、それぞれ通信チャネルの割り当てられた複数の通信データのデータ処理を行う。図１に示すように、通信データ処理システム１０は、直列に、第一処理部１８および第二処理部２０を備え、入力された各通信データに対してそれぞれ異なる処理を行う。この通信データ処理システム１０は、例えば、ＣＤＭＡ方式の移動通信システムの基地局において移動機からの上り受信信号を処理する回路として構成される。この場合、第一処理部１８は移動機毎に設定された通信チャネルに対する復調処理を行う回路として、また第二処理部２０は通信チャネル内でさらに細分化された物理チャネル（例えばトランスポートチャネル等）に対する処理（例えばデインタリーブ、誤り訂正復号化等）を行う回路として、構成することができる。これら、第一処理部１８および第二処理部２０におけるデータ処理は、制御部（例えばＣＰＵ等）２２によって制御される。
【０００９】
また、この通信データ処理システム１０は、第一処理部１８および第二処理部２０の間に中間バッファとしてのデータ格納部（例えばＲＡＭ等）２４を備える。第一処理部１８によって処理された通信データは、順次、このデータ格納部２４に格納され、第二処理部２０は、データ格納部２４に格納された通信データの中から処理に必要な通信データを取得して、所定の処理を施す。
【００１０】
通信データ格納アドレス取得回路１６は、データ格納部２４から所定の通信データを読み出すときにその格納アドレス（格納元のアドレス）を取得するための回路１６ｂとして構成することができるし、また、データ格納部２４に対して所定の通信データを書き込むときにその格納アドレス（格納先のアドレス）を取得するための回路１６ａとして構成することもできる。
【００１１】
また、この通信データ処理システム１０は、通信データにアクセスするためのデータの記憶部として、データ格納部２４における通信データの格納アドレスを記憶する格納アドレス記憶部（例えばＲＡＭ等）１２、格納アドレス記憶部１２における通信チャネル毎の格納アドレスの記憶開始位置を取得するための情報を記憶する記憶開始位置記憶部（例えばＲＡＭ等）１４、および格納アドレス記憶部１２における通信チャネル毎の格納アドレス数を記憶する格納アドレス数記憶部（例えばＲＡＭ等）２６を備える。なお、図１では、格納アドレス記憶部１２および記憶開始位置記憶部１４は、各通信データ格納アドレス取得回路１６に含まれ、また、格納アドレス数記憶部２６は、制御部２２内部のメモリの一部に含まれているが、このような構成には限定されない。
【００１２】
第一処理部１８において所定の通信チャネルの通信データに対して所定の処理が施されると、その通信データは、データ格納部２４に格納される。データ格納部２４は、図５に示したのと同じ構成を備え、一つのメモリブロック２８に対しては、一つの通信チャネルの通信データが書き込まれるようになっており、複数の通信チャネルの通信データが一つのメモリブロック２８に書き込まれることはない。また通信データは、通信チャネルによってそのデータサイズが異なっており、データサイズが大きい場合には、複数のメモリブロック２８を占有することになる。通信データは、格納する時点において空のメモリブロック２８に順次書き込まれる。このため、同じ通信チャネルの通信データは、データ格納部２４において必ずしも連続したメモリブロックに格納されるとは限らず、図５に示すように隣接しないメモリブロックに分散して格納される場合もある。なお、データ格納部２４の空き状況は、例えば制御部２２によって監視されている。また通信データのデータ格納部２４への格納は、例えば制御部２２によって制御される。
【００１３】
この通信データ処理システム１０では、例えば制御部２２によって取得された通信データの格納アドレス（既に格納された通信データに対する格納元のアドレス、またはこれから格納する通信データに対する格納先のアドレス）は、まず、格納アドレス記憶部１２とは別に構成される（例えば制御部２２内に設けられる）主記憶部２３に、通信チャネルに対応付けて記憶される。そして、所定のタイミングで（例えば所定の通信データに対する処理の開始、終了のたびに；より具体的には通信チャネルの起動、停止毎、通信チャネル数の増減によって）、例えば制御部２２によって、主記憶部２３に記憶された格納アドレスが格納アドレス記憶部１２に書き込まれる。この際、図２に示すように、複数の通信チャネルの格納アドレスは、例えば、通信チャネルの順、あるいは第一処理部１８または第二処理部２０における処理順に、その記憶位置が連続するように、詰めて書き込まれる。なお、この場合、制御部２２が格納アドレス記憶処理部に相当する。また、この主記憶部２３に記憶された格納アドレスは、複数の格納アドレス記憶部１２（例えば異なる処理部１８，２０にそれぞれ設けられる格納アドレス記憶部１２）について共用可能である。
【００１４】
格納アドレス記憶部１２では、同じチャネルの通信データに対する格納アドレスの記憶位置が連続するように、格納アドレスが記憶される。また、この格納アドレス記憶部１２は、従来の格納アドレス記憶部（図６の５０）のように通信チャネル毎に固定的に設定された記憶領域を備えるものではなく、動的メモリとして構成されており、格納アドレスの記憶位置は通信チャネルによって固定されない。すなわち、格納アドレス記憶部１２は、各記憶領域について、複数の通信チャネルの格納アドレスを記憶することができるように構成されている。また、この格納アドレス記憶部１２においては、各通信チャネル毎に該格納アドレスの数に応じた容量の（すなわち格納アドレス数分の）記憶領域が確保され、各通信チャネルについて、それ以上の余分な記憶領域は確保されない。このような構成により、格納アドレス記憶部１２における無駄が低減され、従来に比して格納アドレス記憶部１２の記憶容量が低減される。これは、通信チャネルが多い場合に一層有効となる。なお、格納アドレス記憶部１２の記憶領域の数は、データ格納部２４におけるメモリブロック数としておけばよい。
【００１５】
上述したように、同じ通信チャネルの格納アドレスは、格納アドレス記憶部１２において、連続した記憶位置に格納されているから、所定の通信チャネルに対する記憶開始位置と、格納アドレス数とがわかれば、その記憶開始位置から、その格納アドレス数分インクリメント（またはデクリメント）することによって、記憶されたその通信チャネルに対する全格納アドレスを順次取得することができるようになる。このため、通信チャネル毎に格納アドレス記憶部１２における記憶開始位置と格納アドレス数とが取得され、これらがそれぞれ、記憶開始位置記憶部１４および格納アドレス数記憶部２６に記憶される。図３に示すように、記憶開始位置記憶部１４は、通信チャネル毎に、格納アドレス記憶部１２における格納アドレスの記憶開始位置（すなわち、格納アドレス記憶部１２のアドレス）を記憶する。格納アドレス数記憶部２６においても、図３と同様に、格納アドレス数が各通信チャネルに対応付けられて記憶される。なお、記憶開始位置および格納アドレス数についても、一旦これら記憶部１４，２６とは別の記憶部（例えば主記憶部２３）に記憶され、その後、例えば制御部２２によって、これら記憶部１４，２６に所定のタイミングで（例えば所定の通信データに対する処理の開始、終了のたびに）書き込まれる。この場合には、この制御部２２が記憶開始位置記憶処理部および格納アドレス数記憶処理部に相当する。
【００１６】
次に、図４を参照して、通信データ格納アドレス取得回路１６の構成および動作について説明する。通信データ格納アドレス取得回路１６は、例えば図１に示すように、第一処理部１８および第二処理部２０についてそれぞれ設けられる。データ格納部２４の手前側に設けられる（すなわち図１の第一処理部１８に対応する）通信データ格納アドレス取得回路１６ａは、処理済みの通信データをデータ格納部２４（図１，図５）に格納する際の格納アドレス（格納先アドレス）を取得し、またデータ格納部２４の先方側に設けられる（すなわち図１の第二処理部２０に対応する）通信データ格納アドレス取得回路１６ｂは、第二処理部２０で処理するのに必要な通信データを取得する際にデータ格納部２４（図１，図５）に既に格納された通信データの格納アドレス（格納元アドレス）を取得する。通信データ格納アドレス取得回路１６は、制御部３０（例えば図１の制御部２２の一部として設けられる）、ブロック内カウンタ３２、ブロックカウンタ３４、記憶開始位置取得部３６、加算器３８、および格納アドレス取得部４０を備える。
【００１７】
ブロック内カウンタ３２は、データ格納部２４のメモリブロック２８における記憶ビットの位置を指定するためのインクリメント信号を出力する。より具体的には、ブロック内カウンタ３２は、例えば、制御部３０から入力されるパルスに応じて、順次インクリメントされる信号ｊ（＝０，１，２，・・・，ｎ−１；ｎ＝メモリブロックのビット数）を出力する。信号ｊがフルカウント（ｊ＝ｎ−１）となった場合には、信号ｊはリセットされ（０に戻す）、再びインクリメントされる。
【００１８】
ブロックカウンタ３４は、所定の通信チャネルの通信データの格納されるメモリブロックを順次指定するためのインクリメント信号を出力する。より具体的には、ブロックカウンタ３４には、例えば、処理対象としての通信データ（の通信チャネル）に対応する格納アドレス数（ここではｑｃとする）がカウンタリミット値として入力される。そしてこのブロックカウンタ３４は、ブロック内カウンタ３２からの信号ｊがフルカウント（ｊ＝ｎ−１）となるたびにインクリメントされる信号ｉｃ（ｉｃ＝０，１，・・・，ｑｃ−１）を出力する。信号ｉｃがフルカウント（合計ｑｃ個の信号ｉｃが出力された場合、ｉｃ＝ｑｃ−１）になった場合には、次の処理対象の通信チャネルに対するカウンタリミット値に基づく同様の処理が開始される。なお、ブロックカウンタ３４は、カウンタリミット値としての格納アドレス数を、例えば制御部３０内に設けられる格納アドレス数記憶部２６から取得する。
【００１９】
記憶開始位置取得部３６は、記憶開始位置記憶部１４を内蔵しており、これを参照して、現在処理中の通信チャネルの格納アドレスの記憶開始位置を示すための信号ｉｂを出力する。この信号ｉｂは、同じ通信チャネルに対する処理が行われている間は同じ値となる。
【００２０】
加算器３８は、ブロックカウンタ３４から出力されインクリメントされる信号ｉｃと、記憶開始位置取得部３６からの通信チャネルに応じた信号ｉｂと、を加算して信号ｉａ（＝ｉｂ＋ｉｃ）を出力する。この信号ｉａは、格納アドレス記憶部１２において、所定の通信チャネルの格納アドレスが記憶される位置（すなわち格納アドレス記憶部１２のアドレス）を示すことになる。より具体的には、例えば、図２および図３の例の場合、通信チャネル：「３」について、格納アドレス記憶部１２では、記憶位置（アドレス）：「４」，「５」，「６」の位置に格納アドレス（メモリブロック番号）が記憶されている。また図３の記憶開始位置記憶部１４には、通信チャネル：「３」に対応して、記憶開始位置として「４」が記憶されている。また図には示していないが、これらに対応する格納アドレス数記憶部２６には、通信チャネル：「３」に対応して、格納アドレス数：「３」が記憶されている。この場合、ブロックカウンタ３４からは、信号ｉｃが、ｉｃ＝０，１，２の順に、格納アドレス数に相当する回数（すなわち３回）インクリメントされて出力され、記憶開始位置取得部３６からは、この間、信号ｉｂ＝４が出力される。したがって、加算器３８からの出力信号ｉａは、ｉａ＝４，５，６となり、これは、格納アドレス記憶部１２における、格納アドレスの記憶位置を示すことになる。
【００２１】
格納アドレス取得部４０は、格納アドレス記憶部１２を内蔵しており、これを参照して、現在処理中の通信チャネルの通信データの格納アドレスを示す信号ｉを出力する。より具体的には、例えば、図２および図３の例のおいて、通信チャネル：「３」に対して加算器３８からの出力信号（すなわち格納アドレスの記憶位置を示す信号）ｉａが、ｉａ＝４，５，６である場合、格納アドレス取得部４０は、図２に示す格納アドレス記憶部１２においてその記憶位置ｉａに記憶される格納アドレスｉ＝４，６，７を出力する。
【００２２】
このようにして通信データ格納アドレス取得回路１６によって取得された信号ｉはデータ格納部２４におけるメモリブロック位置を、また同じく信号ｊはそのメモリブロックにおけるビット位置を、それぞれ示すことになる。こうして取得されたデータ格納部２４における通信データの格納アドレスｉおよびｊが処理部（１８または２０）に引き渡される。なお、格納アドレスを示すデータは、例えば、その上位ビットにメモリブロックの位置（ｉ）を含み、またその下位ビットにメモリブロック内のビット位置（ｊ）を含むデータとすることができる。
【００２３】
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態には限定されない。例えば、本発明は、他の通信方式の基地局装置にも適用可能であるし、基地局装置の下り信号の処理についても適用可能である。また、通信データ処理システムおよび格納データアドレス取得回路の構成も上記実施形態には限定されず、種々の態様を取りうる。
【００２４】
【発明の効果】
以上説明したように、本発明によれば、格納アドレス記憶部の記憶容量を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかる通信データ処理システムの構成の一例を示すブロック図である。
【図２】本発明の実施形態にかかる通信データ処理システムにおける格納アドレス記憶部の一例を示す図である。
【図３】本発明の実施形態にかかる通信データ処理システムにおける記憶開始位置記憶部の一例を示す図である。
【図４】本発明の実施形態にかかる通信データ格納アドレス取得回路の構成の一例を示すブロック図である。
【図５】通信データ処理システムにおけるデータ格納部の一例を示す図である。
【図６】従来の通信データ処理システムにおける格納アドレス記憶部を示す図である。
【符号の説明】
１０通信データ処理システム、１２格納アドレス記憶部、１４記憶開始位置記憶部、１６（１６ａ，１６ｂ）通信データ格納アドレス取得回路、１８第一処理部、２０第二処理部、２２，３０制御部、２３主記憶部、２４データ格納部、２６格納アドレス数記憶部、２８メモリブロック、３２ブロック内カウンタ、３４ブロックカウンタ、３６記憶開始位置取得部、３８加算器、４０格納アドレス取得部。

Claims

通信データを格納するデータ格納部における該通信データの格納アドレスを記憶する格納アドレス記憶部であって、同じチャネルの通信データに対する該格納アドレスが所定のタイミングでチャネル順又は処理順にその記憶位置が連続するように詰めて書き込まれることによりその格納アドレスの記憶位置が連続しており、かつチャネル毎に該格納アドレスの数に応じた容量の記憶領域が確保される格納アドレス記憶部から所定チャネルの格納アドレスを取得する第１の取得手段と、
前記格納アドレス記憶部におけるチャネル毎の格納アドレスの記憶開始位置を取得するための情報を記憶する記憶開始位置記憶部からデータ格納部における所定チャネルの格納アドレスの記憶開始位置を取得するための情報を取得する第２の取得手段と、
前記格納アドレス記憶部におけるチャネル毎の格納アドレスの数を記憶する格納アドレス数記憶部からデータ格納部における所定チャネルの格納アドレスの数を取得する第３の取得手段と、
を備え、
前記第１の取得手段は、前記第２の取得手段から取得した前記データ格納部における所定チャネルの格納アドレスの記憶開始位置を取得するための情報と、前記第３の取得手段から取得した前記データ格納部における所定チャネルの格納アドレスの数と、に対応する、データ格納部における所定チャネルの通信データの格納アドレスを取得する通信データ格納アドレス取得回路。
通信データを格納するデータ格納部における該通信データの格納アドレスを、同じチャネルの通信データに対する該格納アドレスが所定のタイミングでチャネル順又は処理順にその記憶位置が連続するように詰めて書き込まれることによりその格納アドレスの記憶位置が連続しており、かつチャネル毎に該格納アドレスの数に応じた容量の記憶領域が確保される格納アドレス記憶部に、記憶させる格納アドレス記憶処理部と、
前記格納アドレス記憶部におけるチャネル毎の格納アドレスの記憶開始位置を取得するための情報を、記憶開始位置記憶部に、記憶させる記憶開始位置記憶処理部と、
前記格納アドレス記憶部におけるチャネル毎の格納アドレスの数を、格納アドレス数記憶部に、記憶させる格納アドレス数記憶処理部と、
を備える通信データ格納アドレス取得用データ処理回路。
通信データを格納するデータ格納部と、
前記データ格納部における通信データの格納アドレスを記憶する格納アドレス記憶部であって、同じチャネルの通信データに対する該格納アドレスが所定のタイミングでチャネル順又は処理順にその記憶位置が連続するように詰めて書き込まれることによりその格納アドレスの記憶位置が連続しており、かつチャネル毎に該格納アドレスの数に応じた容量の記憶領域が確保される格納アドレス記憶部と、前記格納アドレス記憶部におけるチャネル毎の格納アドレスの記憶開始位置を取得するための情報を記憶する記憶開始位置記憶部と、前記格納アドレス記憶部におけるチャネル毎の格納アドレスの数を記憶する格納アドレス数記憶部と、を含む通信データアクセス用記憶部と、
請求項１に記載の通信データ格納アドレス取得回路と、
請求項２に記載の通信データ格納アドレス取得用データ処理回路と、
を備える通信データ処理システム。