JP2001184302A - バッファ制御回路 - Google Patents
バッファ制御回路Info
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Abstract
(57)【要約】
【課題】 バッファメモリの記憶容量を削減する。
【解決手段】 差分算出回路２２は、対応するバッファ
メモリ４の保持データ量を一定時間ごとに取得し、前回
のデータ量と差分を求め、該当期間におけるビットレー
トを得る。優先順位変更回路２４は、このビットレート
によりビットレートの高いバッファメモリ４ほど高い優
先順位を設定する。アービトレーション回路１８はこの
ように設定された優先順位にもとづきバッファメモリ４
を選択する。よって稼働時においてデータが入力される
頻度の高いバッファメモリ４には動的に高い優先順位が
設定され、同バッファメモリは待ち時間が短縮して高頻
度に保持データを出力できる。その結果、記憶容量が小
さくてもオーバーフローは発生せず、バッファメモリ４
の記憶容量の削減が可能となる。
メモリ４の保持データ量を一定時間ごとに取得し、前回
のデータ量と差分を求め、該当期間におけるビットレー
トを得る。優先順位変更回路２４は、このビットレート
によりビットレートの高いバッファメモリ４ほど高い優
先順位を設定する。アービトレーション回路１８はこの
ように設定された優先順位にもとづきバッファメモリ４
を選択する。よって稼働時においてデータが入力される
頻度の高いバッファメモリ４には動的に高い優先順位が
設定され、同バッファメモリは待ち時間が短縮して高頻
度に保持データを出力できる。その結果、記憶容量が小
さくてもオーバーフローは発生せず、バッファメモリ４
の記憶容量の削減が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、符号化された画像
データや音声データなどを一時的に保持するバッファメ
モリを制御するバッファ制御回路に関するものである。
データや音声データなどを一時的に保持するバッファメ
モリを制御するバッファ制御回路に関するものである。
【０００２】
【従来の技術】図３は画像復号装置のバッファメモリ周
辺の一例を示すブロック図である。この画像復号装置
は、複数の入力バッファメモリ１０２（単にバッファメ
モリ１０２ともいう）を備え、符号化された画像データ
や、音声データなどの符号データ１０４が、各バッファ
メモリ１０２に逐次入力され、各バッファメモリ１０２
は入力された符号データ１０４を逐次取り込んで保持す
る。バッファメモリ１０２が保持したデータは、その
後、すべて外部メモリ１０６に出力され、外部メモリ１
０６に格納される。外部メモリ１０６に格納されたデー
タは、不図示の処理回路などにより復号され、符号化前
の画像データや音声データが再現される。
辺の一例を示すブロック図である。この画像復号装置
は、複数の入力バッファメモリ１０２（単にバッファメ
モリ１０２ともいう）を備え、符号化された画像データ
や、音声データなどの符号データ１０４が、各バッファ
メモリ１０２に逐次入力され、各バッファメモリ１０２
は入力された符号データ１０４を逐次取り込んで保持す
る。バッファメモリ１０２が保持したデータは、その
後、すべて外部メモリ１０６に出力され、外部メモリ１
０６に格納される。外部メモリ１０６に格納されたデー
タは、不図示の処理回路などにより復号され、符号化前
の画像データや音声データが再現される。
【０００３】各バッファメモリ１０２は、保持したデー
タが一定量に達したときデータ格納要求信号１０８をア
ービトレーション回路１１０に出力し、アクセス制御回
路１１２からデータ転送イネーブル信号１１４が入力さ
れた場合に、保持しているデータを外部メモリ１０６に
出力する。なお、図３では、図面が必要以上に複雑とな
ることを避けるため、１つのバッファメモリ１０２に関
してのみ、データ格納要求信号１０８およびデータ転送
イネーブル信号１１４の信号線が図示されているが、各
バッファメモリ１０２はそれぞれ不図示の信号線を通じ
てデータ格納要求信号１０８を出力し、またデータ転送
イネーブル信号１１４を取り込む。
タが一定量に達したときデータ格納要求信号１０８をア
ービトレーション回路１１０に出力し、アクセス制御回
路１１２からデータ転送イネーブル信号１１４が入力さ
れた場合に、保持しているデータを外部メモリ１０６に
出力する。なお、図３では、図面が必要以上に複雑とな
ることを避けるため、１つのバッファメモリ１０２に関
してのみ、データ格納要求信号１０８およびデータ転送
イネーブル信号１１４の信号線が図示されているが、各
バッファメモリ１０２はそれぞれ不図示の信号線を通じ
てデータ格納要求信号１０８を出力し、またデータ転送
イネーブル信号１１４を取り込む。
【０００４】各バッファメモリ１０２には優先順位が与
えられており、アービトレーション回路１１０は、複数
のバッファメモリ１０２からデータ格納要求信号１０８
を受け取った場合には、優先順位の高いバッファメモリ
１０２から順番にデータ出力を許可すべくバッファメモ
リ１０２を選択する。アクセス制御回路１１２は、アー
ビトレーション回路１１０が選択したバッファメモリ１
０２に対してデータ転送イネーブル信号１１４を出力
し、このデータ転送イネーブル信号１１４を受け取った
バッファメモリ１０２はセレクタ１１６を通じて、外部
メモリ１０６にデータを出力する。
えられており、アービトレーション回路１１０は、複数
のバッファメモリ１０２からデータ格納要求信号１０８
を受け取った場合には、優先順位の高いバッファメモリ
１０２から順番にデータ出力を許可すべくバッファメモ
リ１０２を選択する。アクセス制御回路１１２は、アー
ビトレーション回路１１０が選択したバッファメモリ１
０２に対してデータ転送イネーブル信号１１４を出力
し、このデータ転送イネーブル信号１１４を受け取った
バッファメモリ１０２はセレクタ１１６を通じて、外部
メモリ１０６にデータを出力する。
【０００５】
【発明が解決しようとする課題】各バッファメモリ１０
２の記憶容量は、入力されるデータのビットレートと共
に、保持したデータを出力するまでの待ち時間にもとづ
いて決定される。すなわち、待ち時間が短い場合には、
データを保持しても直ぐに出力できるので、バッファメ
モリ１０２の記憶容量は小さくてよい。一方、待ち時間
が長くなる場合には、長時間にわたりオーバーフローす
ることなくデータを取り込んで保持しなければならず、
バッファメモリ１０２の記憶容量は大きくする必要があ
る。そして、待ち時間はバッファメモリ１０２に与えら
れた優先順位により左右され、優先順位が低いバッファ
メモリ１０２では、待ち時間が長くなるため、それだけ
記憶容量を大きくしなければならない。
２の記憶容量は、入力されるデータのビットレートと共
に、保持したデータを出力するまでの待ち時間にもとづ
いて決定される。すなわち、待ち時間が短い場合には、
データを保持しても直ぐに出力できるので、バッファメ
モリ１０２の記憶容量は小さくてよい。一方、待ち時間
が長くなる場合には、長時間にわたりオーバーフローす
ることなくデータを取り込んで保持しなければならず、
バッファメモリ１０２の記憶容量は大きくする必要があ
る。そして、待ち時間はバッファメモリ１０２に与えら
れた優先順位により左右され、優先順位が低いバッファ
メモリ１０２では、待ち時間が長くなるため、それだけ
記憶容量を大きくしなければならない。
【０００６】しかし、入力されるデータのビットレート
は、符号化された画像データや音声データなどの場合、
常時一定というわけではなく、動的に変化する。したが
って、あるビットレートを想定し、そして低い優先順位
を設定して、大きい記憶容量を確保したバッファメモリ
１０２に対し、想定値より低いビットレートでデータが
供給された場合には、保持すべきデータ量は少なくなる
ので、大きい記憶容量は無駄となってしまう。
は、符号化された画像データや音声データなどの場合、
常時一定というわけではなく、動的に変化する。したが
って、あるビットレートを想定し、そして低い優先順位
を設定して、大きい記憶容量を確保したバッファメモリ
１０２に対し、想定値より低いビットレートでデータが
供給された場合には、保持すべきデータ量は少なくなる
ので、大きい記憶容量は無駄となってしまう。
【０００７】本発明はこのような無駄を解消して、バッ
ファメモリの記憶容量の削減を実現できるバッファ制御
回路を提供することにある。
ファメモリの記憶容量の削減を実現できるバッファ制御
回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するため、データをそれぞれ逐次取り込んで保持する
複数のバッファメモリのいずれかを、各バッファメモリ
に与えられた優先順位にもとづいて選択するアービトレ
ーション回路と、前記アービトレーション回路が選択し
た前記バッファメモリを制御して同バッファメモリが保
持しているデータを出力させる出力制御回路とを備えた
バッファ制御回路であって、前記バッファメモリがデー
タを取り込んで保持する頻度を検出する入力レート検出
回路と、前記入力レート検出回路が検出した前記頻度に
もとづいて前記バッファメモリに与える前記優先順位を
設定する優先順位設定回路とを備え、前記アービトレー
ション回路は前記優先順位設定回路が設定した前記優先
順位にもとづいて前記バッファメモリを選択することを
特徴とする。
成するため、データをそれぞれ逐次取り込んで保持する
複数のバッファメモリのいずれかを、各バッファメモリ
に与えられた優先順位にもとづいて選択するアービトレ
ーション回路と、前記アービトレーション回路が選択し
た前記バッファメモリを制御して同バッファメモリが保
持しているデータを出力させる出力制御回路とを備えた
バッファ制御回路であって、前記バッファメモリがデー
タを取り込んで保持する頻度を検出する入力レート検出
回路と、前記入力レート検出回路が検出した前記頻度に
もとづいて前記バッファメモリに与える前記優先順位を
設定する優先順位設定回路とを備え、前記アービトレー
ション回路は前記優先順位設定回路が設定した前記優先
順位にもとづいて前記バッファメモリを選択することを
特徴とする。
【０００９】本発明のバッファ制御回路では、入力レー
ト検出回路は、バッファメモリがデータを取り込んで保
持する頻度を検出し、優先順位設定回路は、入力レート
検出回路が検出した頻度にもとづいてバッファメモリに
与える優先順位を設定する。そして、アービトレーショ
ン回路は優先順位設定回路が設定した優先順位にもとづ
いてバッファメモリを選択する。
ト検出回路は、バッファメモリがデータを取り込んで保
持する頻度を検出し、優先順位設定回路は、入力レート
検出回路が検出した頻度にもとづいてバッファメモリに
与える優先順位を設定する。そして、アービトレーショ
ン回路は優先順位設定回路が設定した優先順位にもとづ
いてバッファメモリを選択する。
【００１０】したがって、本発明のバッファ制御回路で
は、稼働時においてデータが入力される頻度の高いバッ
ファメモリには、動的に高い優先順位を設定して待ち時
間を短縮することができ、同バッファメモリは高頻度に
保持データを出力できるようになる。そのため、バッフ
ァメモリの記憶容量が小さくてもオーバーフローは発生
せず、バッファメモリの記憶容量の削減が可能となる。
は、稼働時においてデータが入力される頻度の高いバッ
ファメモリには、動的に高い優先順位を設定して待ち時
間を短縮することができ、同バッファメモリは高頻度に
保持データを出力できるようになる。そのため、バッフ
ァメモリの記憶容量が小さくてもオーバーフローは発生
せず、バッファメモリの記憶容量の削減が可能となる。
【００１１】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明によるバッフ
ァ制御回路の一例を含む画像復号装置のバッファメモリ
周辺を示すブロック図である。図１に示した画像復号装
置２は、複数の入力バッファメモリ４（単にバッファメ
モリ４ともいう）を備え、符号化された画像データや、
音声データなどの符号データ６が、データの種類に応じ
て異なるバッファメモリ４に逐次入力され、各バッファ
メモリ４は入力された符号データ６を逐次取り込んで保
持する。バッファメモリ４が保持したデータは、その
後、すべてセレクタ８を通じて外部メモリ１０に出力さ
れ、外部メモリ１０に格納される。外部メモリ１０に格
納されたデータは、たとえばＣＰＵを含む不図示の処理
回路などにより復号され、符号化前の画像データや音声
データが再現される。
て図面を参照して説明する。図１は本発明によるバッフ
ァ制御回路の一例を含む画像復号装置のバッファメモリ
周辺を示すブロック図である。図１に示した画像復号装
置２は、複数の入力バッファメモリ４（単にバッファメ
モリ４ともいう）を備え、符号化された画像データや、
音声データなどの符号データ６が、データの種類に応じ
て異なるバッファメモリ４に逐次入力され、各バッファ
メモリ４は入力された符号データ６を逐次取り込んで保
持する。バッファメモリ４が保持したデータは、その
後、すべてセレクタ８を通じて外部メモリ１０に出力さ
れ、外部メモリ１０に格納される。外部メモリ１０に格
納されたデータは、たとえばＣＰＵを含む不図示の処理
回路などにより復号され、符号化前の画像データや音声
データが再現される。
【００１２】各バッファメモリ４は、保持したデータの
量が基準値を超えたときデータ格納要求信号１２（本発
明にかかわる出力要求信号）を出力し、これに対して、
データ転送イネーブル信号１４が入力された場合には、
保持しているデータを外部メモリ１０に出力する。な
お、図１では、図面が必要以上に複雑となることを避け
るため、１つのバッファメモリ４に関してのみ、データ
格納要求信号１２およびデータ転送イネーブル信号１４
の信号線が図示されているが、各バッファメモリ４はそ
れぞれ不図示の信号線を通じてデータ格納要求信号１２
を出力し、データ転送イネーブル信号１４を取り込む。
量が基準値を超えたときデータ格納要求信号１２（本発
明にかかわる出力要求信号）を出力し、これに対して、
データ転送イネーブル信号１４が入力された場合には、
保持しているデータを外部メモリ１０に出力する。な
お、図１では、図面が必要以上に複雑となることを避け
るため、１つのバッファメモリ４に関してのみ、データ
格納要求信号１２およびデータ転送イネーブル信号１４
の信号線が図示されているが、各バッファメモリ４はそ
れぞれ不図示の信号線を通じてデータ格納要求信号１２
を出力し、データ転送イネーブル信号１４を取り込む。
【００１３】本実施の形態例のバッファ制御回路１６
は、アービトレーション回路１８、アクセス制御回路２
０（本発明に係わる出力制御回路）、差分算出回路２２
（本発明に係わる入力レート検出回路）、ならびに優先
順位変更回路２４（本発明に係わる優先順位設定回路）
により構成されている。アービトレーション回路１８
は、複数のバッファメモリ４がデータ格納要求信号１２
を出力している場合には、各バッファメモリ４にあらか
じめ与えられている優先順位にもとづき、優先順位の高
いバッファメモリ４から順番にデータ出力を許可すべく
バッファメモリ４を選択する。そして、選択したバッフ
ァメモリ４に対応する信号線を通じてアクセス開始信号
１８Ａをアクセス制御回路２０に出力する。
は、アービトレーション回路１８、アクセス制御回路２
０（本発明に係わる出力制御回路）、差分算出回路２２
（本発明に係わる入力レート検出回路）、ならびに優先
順位変更回路２４（本発明に係わる優先順位設定回路）
により構成されている。アービトレーション回路１８
は、複数のバッファメモリ４がデータ格納要求信号１２
を出力している場合には、各バッファメモリ４にあらか
じめ与えられている優先順位にもとづき、優先順位の高
いバッファメモリ４から順番にデータ出力を許可すべく
バッファメモリ４を選択する。そして、選択したバッフ
ァメモリ４に対応する信号線を通じてアクセス開始信号
１８Ａをアクセス制御回路２０に出力する。
【００１４】アクセス制御回路２０は、アービトレーシ
ョン回路１８がアクセス開始信号１８Ａを出力したバッ
ファメモリ４に対してデータ転送イネーブル信号１４を
出力する。データ転送イネーブル信号１４を受け取った
バッファメモリ４はセレクタ８を通じて、外部メモリ１
０にデータを出力する。
ョン回路１８がアクセス開始信号１８Ａを出力したバッ
ファメモリ４に対してデータ転送イネーブル信号１４を
出力する。データ転送イネーブル信号１４を受け取った
バッファメモリ４はセレクタ８を通じて、外部メモリ１
０にデータを出力する。
【００１５】差分算出回路２２は、各バッファメモリ４
ごとに設けられ、対応するバッファメモリ４がデータを
取り込んで保持する頻度を検出する。具体的には、本実
施の形態例では、差分算出回路２２は一定時間ごとにバ
ッファメモリ４が保持しているデータの量を取得し、前
回取得したデータ量との差分を求め、さらに、この差分
の大きさより上記一定時間内のビットレートを求めて、
バッファメモリ４がデータを取り込んで保持する上記頻
度とする。
ごとに設けられ、対応するバッファメモリ４がデータを
取り込んで保持する頻度を検出する。具体的には、本実
施の形態例では、差分算出回路２２は一定時間ごとにバ
ッファメモリ４が保持しているデータの量を取得し、前
回取得したデータ量との差分を求め、さらに、この差分
の大きさより上記一定時間内のビットレートを求めて、
バッファメモリ４がデータを取り込んで保持する上記頻
度とする。
【００１６】優先順位変更回路２４は、差分算出回路２
２が検出した頻度にもとづき、データ入力頻度の高いバ
ッファメモリ４に対しては優先順位を高め、逆にデータ
入力頻度の低いバッファメモリ４に対しては優先順位を
低下させるべく、バッファメモリ４の優先順位を変更
し、バッファメモリ４がデータ格納要求信号１２を出力
したとき、変更した優先順位の情報と共に、データ格納
要求信号１２をバッファメモリ４より受け取ったことを
アービトレーション回路１８に通知する。
２が検出した頻度にもとづき、データ入力頻度の高いバ
ッファメモリ４に対しては優先順位を高め、逆にデータ
入力頻度の低いバッファメモリ４に対しては優先順位を
低下させるべく、バッファメモリ４の優先順位を変更
し、バッファメモリ４がデータ格納要求信号１２を出力
したとき、変更した優先順位の情報と共に、データ格納
要求信号１２をバッファメモリ４より受け取ったことを
アービトレーション回路１８に通知する。
【００１７】次に、このように構成されたバッファ制御
回路１６の動作について説明する。各バッファメモリ４
ごとに設けられた各差分算出回路２２は、一定時間ごと
にバッファメモリ４が保持しているデータの量を取得
し、前回取得したデータ量との差分からビットレートを
求める。このビットレートが大きい場合には、それだけ
バッファメモリ４は高頻度にデータを取り込んで保持し
たことになり、逆にビットレートが小さい場合は、デー
タ入力の頻度が低いことになる。
回路１６の動作について説明する。各バッファメモリ４
ごとに設けられた各差分算出回路２２は、一定時間ごと
にバッファメモリ４が保持しているデータの量を取得
し、前回取得したデータ量との差分からビットレートを
求める。このビットレートが大きい場合には、それだけ
バッファメモリ４は高頻度にデータを取り込んで保持し
たことになり、逆にビットレートが小さい場合は、デー
タ入力の頻度が低いことになる。
【００１８】そして、優先順位変更回路２４は、差分算
出回路２２が検出した頻度（すなわちビットレート）に
もとづき、データ入力頻度の高いバッファメモリ４に対
しては優先順位を高め、逆にデータ入力頻度の低いバッ
ファメモリ４に対しては優先順位を低下させるべく、バ
ッファメモリ４の優先順位を変更する。ここで、優先順
位変更回路２４は、段階的に設定された頻度の基準値の
情報を保持しており、差分算出回路２２が検出した頻度
を、これら段階的な各基準値と比較することで、検出頻
度がどの水準かを判定し、その判定結果にもとづいてバ
ッファメモリ４の優先順位を決定する。なお、優先順位
変更回路２４が保持する段階的基準値の情報は、外部か
らたとえばＣＰＵなどにより設定可能としておき、優先
順位の変更を柔軟に行える構成とすることも有効であ
る。
出回路２２が検出した頻度（すなわちビットレート）に
もとづき、データ入力頻度の高いバッファメモリ４に対
しては優先順位を高め、逆にデータ入力頻度の低いバッ
ファメモリ４に対しては優先順位を低下させるべく、バ
ッファメモリ４の優先順位を変更する。ここで、優先順
位変更回路２４は、段階的に設定された頻度の基準値の
情報を保持しており、差分算出回路２２が検出した頻度
を、これら段階的な各基準値と比較することで、検出頻
度がどの水準かを判定し、その判定結果にもとづいてバ
ッファメモリ４の優先順位を決定する。なお、優先順位
変更回路２４が保持する段階的基準値の情報は、外部か
らたとえばＣＰＵなどにより設定可能としておき、優先
順位の変更を柔軟に行える構成とすることも有効であ
る。
【００１９】各バッファメモリ４は従来通りに動作し、
保持したデータの量が基準値を超えたときデータ格納要
求信号１２を優先順位変更回路２４に出力する。これに
対して、優先順位変更回路２４は、上記変更した優先順
位の情報をアービトレーション回路１８に出力すると共
に、バッファメモリ４からデータ格納要求信号１２を受
け取ったことをアービトレーション回路１８に通知す
る。
保持したデータの量が基準値を超えたときデータ格納要
求信号１２を優先順位変更回路２４に出力する。これに
対して、優先順位変更回路２４は、上記変更した優先順
位の情報をアービトレーション回路１８に出力すると共
に、バッファメモリ４からデータ格納要求信号１２を受
け取ったことをアービトレーション回路１８に通知す
る。
【００２０】その結果、アービトレーション回路１８
は、優先順位変更回路２４からの新しい優先順位情報に
もとづいて保持している優先順位情報を変更し、新たな
優先順位にしたがって、そのときデータ格納要求信号１
２を出力しているバッファメモリ４のうち、最も優先順
位の高いバッファメモリ４を選択する。そして、選択し
たバッファメモリ４に対応する信号線を通じてアクセス
開始信号１８Ａをアクセス制御回路２０に出力する。
は、優先順位変更回路２４からの新しい優先順位情報に
もとづいて保持している優先順位情報を変更し、新たな
優先順位にしたがって、そのときデータ格納要求信号１
２を出力しているバッファメモリ４のうち、最も優先順
位の高いバッファメモリ４を選択する。そして、選択し
たバッファメモリ４に対応する信号線を通じてアクセス
開始信号１８Ａをアクセス制御回路２０に出力する。
【００２１】アクセス制御回路２０は、アービトレーシ
ョン回路１８からアクセス開始信号１８Ａを受け取る
と、対応するバッファメモリ４にデータ転送イネーブル
信号１４を出力する。これにより、データ転送イネーブ
ル信号１４を供給されたバッファメモリ４は、保持して
いるデータをセレクタ８を通じて外部メモリ１０に出力
する。
ョン回路１８からアクセス開始信号１８Ａを受け取る
と、対応するバッファメモリ４にデータ転送イネーブル
信号１４を出力する。これにより、データ転送イネーブ
ル信号１４を供給されたバッファメモリ４は、保持して
いるデータをセレクタ８を通じて外部メモリ１０に出力
する。
【００２２】このように、本実施の形態例のバッファ制
御回路１６では、稼働時においてデータが入力される頻
度の高いバッファメモリ４には、動的に高い優先順位が
設定され、同バッファメモリは待ち時間が短縮して高頻
度で保持データを出力することができるようになる。そ
のため、各バッファメモリ４の記憶容量が小さくてもオ
ーバーフローは発生せず、バッファメモリ４の記憶容量
の削減が可能となる。
御回路１６では、稼働時においてデータが入力される頻
度の高いバッファメモリ４には、動的に高い優先順位が
設定され、同バッファメモリは待ち時間が短縮して高頻
度で保持データを出力することができるようになる。そ
のため、各バッファメモリ４の記憶容量が小さくてもオ
ーバーフローは発生せず、バッファメモリ４の記憶容量
の削減が可能となる。
【００２３】なお、本実施の形態例ではバッファメモリ
４には符号化された画像データや音声データが保持され
るとしたが、これはあくまでも一例であり、符号化され
ていない画像データや音声データ、さらには画像データ
や音声データ以外のデータをバッファメモリ４が保持す
る場合にも本発明は無論有効である。
４には符号化された画像データや音声データが保持され
るとしたが、これはあくまでも一例であり、符号化され
ていない画像データや音声データ、さらには画像データ
や音声データ以外のデータをバッファメモリ４が保持す
る場合にも本発明は無論有効である。
【００２４】次に、本発明の第２の実施の形態例につい
て説明する。図２は本発明によるバッファ制御回路１６
の他の例を含む画像復号装置２のバッファメモリ４周辺
を示すブロック図である。図中、図１と同一の要素には
同一の符号が付されており、それらに関する説明はここ
では省略する。図２に示したバッファ制御回路２８が、
上記バッファ制御回路１６と異なるのは、差分算出回路
２２が、カウンタ回路３０に置き換えられている点であ
る。カウンタ回路３０は、差分算出回路２２と同様、各
バッファメモリ４ごとに設けられており、一定期間ごと
に対応するバッファメモリ４がデータ格納要求信号１２
を出力した回数を計数する。そして、計数したデータ格
納要求信号１２の出力回数により、計数期間において、
バッファメモリ４がデータを取り込んで保持した頻度を
検出する。すなわち、バッファメモリ４は上述のように
保持しているデータの量が基準値を超えたときデータ格
納要求信号１２を出力するので、この信号の出力回数が
多いということは、データを取り込んで保持する頻度が
高いことになり、逆に出力回数が少ない場合は、データ
を取り込んで保持する頻度が低いことになる。
て説明する。図２は本発明によるバッファ制御回路１６
の他の例を含む画像復号装置２のバッファメモリ４周辺
を示すブロック図である。図中、図１と同一の要素には
同一の符号が付されており、それらに関する説明はここ
では省略する。図２に示したバッファ制御回路２８が、
上記バッファ制御回路１６と異なるのは、差分算出回路
２２が、カウンタ回路３０に置き換えられている点であ
る。カウンタ回路３０は、差分算出回路２２と同様、各
バッファメモリ４ごとに設けられており、一定期間ごと
に対応するバッファメモリ４がデータ格納要求信号１２
を出力した回数を計数する。そして、計数したデータ格
納要求信号１２の出力回数により、計数期間において、
バッファメモリ４がデータを取り込んで保持した頻度を
検出する。すなわち、バッファメモリ４は上述のように
保持しているデータの量が基準値を超えたときデータ格
納要求信号１２を出力するので、この信号の出力回数が
多いということは、データを取り込んで保持する頻度が
高いことになり、逆に出力回数が少ない場合は、データ
を取り込んで保持する頻度が低いことになる。
【００２５】そのため、優先順位変更回路２４は、この
カウンタ回路３０の計数値を頻度の検出結果として、上
記バッファ制御回路１６の場合と同様に各バッファメモ
リ４の優先順位を動的に設定することができる。よっ
て、第２の実施の形態例のバッファ制御回路２８におい
ても上記実施の形態例のバッファ制御回路１６と同様の
効果が得られる。
カウンタ回路３０の計数値を頻度の検出結果として、上
記バッファ制御回路１６の場合と同様に各バッファメモ
リ４の優先順位を動的に設定することができる。よっ
て、第２の実施の形態例のバッファ制御回路２８におい
ても上記実施の形態例のバッファ制御回路１６と同様の
効果が得られる。
【００２６】
【発明の効果】以上説明したように本発明のバッファ制
御回路では、入力レート検出回路はバッファメモリがデ
ータを取り込んで保持する頻度を検出し、優先順位設定
回路は、入力レート検出回路が検出した頻度にもとづい
てバッファメモリに与える優先順位を設定する。そし
て、アービトレーション回路は優先順位設定回路が設定
した優先順位にもとづいてバッファメモリを選択する。
したがって、本発明のバッファ制御回路では、稼働時に
おいてデータが入力される頻度の高いバッファメモリに
は、動的に高い優先順位を設定して待ち時間を短縮する
ことができ、同バッファメモリは高頻度に保持データを
出力できるようになる。そのため、バッファメモリの記
憶容量が小さくてもオーバーフローは発生せず、バッフ
ァメモリの記憶容量の削減が可能となる。
御回路では、入力レート検出回路はバッファメモリがデ
ータを取り込んで保持する頻度を検出し、優先順位設定
回路は、入力レート検出回路が検出した頻度にもとづい
てバッファメモリに与える優先順位を設定する。そし
て、アービトレーション回路は優先順位設定回路が設定
した優先順位にもとづいてバッファメモリを選択する。
したがって、本発明のバッファ制御回路では、稼働時に
おいてデータが入力される頻度の高いバッファメモリに
は、動的に高い優先順位を設定して待ち時間を短縮する
ことができ、同バッファメモリは高頻度に保持データを
出力できるようになる。そのため、バッファメモリの記
憶容量が小さくてもオーバーフローは発生せず、バッフ
ァメモリの記憶容量の削減が可能となる。
【図１】本発明によるバッファ制御回路の一例を含む画
像復号装置のバッファメモリ周辺を示すブロック図であ
る。
像復号装置のバッファメモリ周辺を示すブロック図であ
る。
【図２】本発明によるバッファ制御回路の他の例を含む
画像復号装置のバッファメモリ周辺を示すブロック図で
ある。
画像復号装置のバッファメモリ周辺を示すブロック図で
ある。
【図３】画像復号装置のバッファメモリ周辺の一例を示
すブロック図である。
すブロック図である。
２……画像復号装置、４……入力バッファメモリ（バッ
ファメモリ）、６……符号データ、８……セレクタ、１
０……外部メモリ、１２……データ格納要求信号、１４
……データ転送イネーブル信号、１６……バッファ制御
回路、１８……アービトレーション回路、２０……アク
セス制御回路、２２……差分算出回路、２４……優先順
位変更回路、２８……バッファ制御回路、３０……カウ
ンタ回路、１０２……入力バッファメモリ（バッファメ
モリ）、１０４……符号データ、１０６……外部メモ
リ、１０８……データ格納要求信号、１１０……アービ
トレーション回路、１１２……アクセス制御回路、１１
４……データ転送イネーブル信号、１１６……セレク
タ。
ファメモリ）、６……符号データ、８……セレクタ、１
０……外部メモリ、１２……データ格納要求信号、１４
……データ転送イネーブル信号、１６……バッファ制御
回路、１８……アービトレーション回路、２０……アク
セス制御回路、２２……差分算出回路、２４……優先順
位変更回路、２８……バッファ制御回路、３０……カウ
ンタ回路、１０２……入力バッファメモリ（バッファメ
モリ）、１０４……符号データ、１０６……外部メモ
リ、１０８……データ格納要求信号、１１０……アービ
トレーション回路、１１２……アクセス制御回路、１１
４……データ転送イネーブル信号、１１６……セレク
タ。
Claims (6)
- 【請求項１】 データをそれぞれ逐次取り込んで保持す
る複数のバッファメモリのいずれかを、各バッファメモ
リに与えられた優先順位にもとづいて選択するアービト
レーション回路と、 前記アービトレーション回路が選択した前記バッファメ
モリを制御して同バッファメモリが保持しているデータ
を出力させる出力制御回路とを備えたバッファ制御回路
であって、 前記バッファメモリがデータを取り込んで保持する頻度
を検出する入力レート検出回路と、 前記入力レート検出回路が検出した前記頻度にもとづい
て前記バッファメモリに与える前記優先順位を設定する
優先順位設定回路とを備え、 前記アービトレーション回路は前記優先順位設定回路が
設定した前記優先順位にもとづいて前記バッファメモリ
を選択することを特徴とするバッファ制御回路。 - 【請求項２】 前記入力レート検出回路は、所定期間ご
とに前記バッファメモリが取り込んで保持した前記デー
タの量を取得し、取得した前記データの量にもとづいて
前記頻度を検出することを特徴とする請求項１記載のバ
ッファ制御回路。 - 【請求項３】 前記バッファメモリは、保持している前
記データの量が基準値を超えたとき出力要求信号を出力
し、前記アービトレーション回路は、前記出力要求信号
を出力した複数の前記バッファメモリの中から、前記優
先順位にもとづいて１つの前記バッファメモリを選択す
ることを特徴とする請求項１記載のバッファ制御回路。 - 【請求項４】 前記入力レート検出回路は、所定期間ご
とに前記バッファメモリが前記出力要求信号を出力した
回数を計数し、計数した同回数により前記頻度を検出す
ることを特徴とする請求項３記載のバッファ制御回路。 - 【請求項５】 各バッファメモリが出力する前記データ
は同一の記憶装置に格納されることを特徴とする請求項
１記載のバッファ制御回路。 - 【請求項６】 前記バッファメモリが保持する前記デー
タは、符号化された画像データおよび音声データのいず
れか１つまたは両方を含むことを特徴とする請求項５記
載のバッファ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36581599A JP2001184302A (ja) | 1999-12-24 | 1999-12-24 | バッファ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36581599A JP2001184302A (ja) | 1999-12-24 | 1999-12-24 | バッファ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001184302A true JP2001184302A (ja) | 2001-07-06 |
Family
ID=18485188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36581599A Pending JP2001184302A (ja) | 1999-12-24 | 1999-12-24 | バッファ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001184302A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198116A (ja) * | 2007-02-15 | 2008-08-28 | Sharp Corp | データ記録システム |
| US7707332B2 (en) | 2005-10-12 | 2010-04-27 | Nec Corporation | I/O-request processing system and method |
| JP2010239434A (ja) * | 2009-03-31 | 2010-10-21 | Nec Corp | 調停回路、オーバーフロー制御方法及びオーバーフロー制御プログラム |
| JP2013065065A (ja) * | 2011-09-15 | 2013-04-11 | Ricoh Co Ltd | アクセス制御装置、画像形成装置およびアクセス制御方法 |
| JP2013196389A (ja) * | 2012-03-19 | 2013-09-30 | Fujitsu Ltd | 情報処理装置、情報処理プログラム及び情報処理方法 |
-
1999
- 1999-12-24 JP JP36581599A patent/JP2001184302A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7707332B2 (en) | 2005-10-12 | 2010-04-27 | Nec Corporation | I/O-request processing system and method |
| JP2008198116A (ja) * | 2007-02-15 | 2008-08-28 | Sharp Corp | データ記録システム |
| JP2010239434A (ja) * | 2009-03-31 | 2010-10-21 | Nec Corp | 調停回路、オーバーフロー制御方法及びオーバーフロー制御プログラム |
| JP2013065065A (ja) * | 2011-09-15 | 2013-04-11 | Ricoh Co Ltd | アクセス制御装置、画像形成装置およびアクセス制御方法 |
| JP2013196389A (ja) * | 2012-03-19 | 2013-09-30 | Fujitsu Ltd | 情報処理装置、情報処理プログラム及び情報処理方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040105 |