KR100557932B1 - 램버스 디램의 셀 블록 활성화 방법 및 그 구조 - Google Patents

램버스 디램의 셀 블록 활성화 방법 및 그 구조 Download PDF

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Abstract

본 발명은 램버스 디램의 셀 블록 활성화 방법 및 그 구조에 관한 것으로, 로오 어드레스의 최상위 비트를 디코딩하여 서브 페이지 방식을 사용하고, 2개의 서로 다른 셀 블록에 있는 워드 라인을 동시에 활성화시키는 2개의 분할 서브 로오디코더와 1개의 공유 서브 로오디코더를 함께 사용하여 서브 로오디코더의 수를 줄임으로써, 칩 면적을 줄이고 소비 전력를 감소시킬 수 있는 매우 뛰어난 효과가 있다.
램버스 디램, 서브 로오디코더, 서브 페이지 동작

Description

램버스 디램의 셀 블록 활성화 방법 및 그 구조{Method of activation cell block and structure thereof in Rambus DRAM}
도 1은 종래의 램버스 디램에서 서브 페이지를 이용하지 않았을 경우 1개의 메모리 셀 블록에서 서브 로오디코더의 배치를 도시한 구성도
도 2는 종래의 램버스 디램에서 서브 페이지를 이용하였을 경우 1개의 메모리 셀 블록에서 서브 로오디코더의 배치를 도시한 구성도
도 3은 본 발명의 램버스 디램에서 서브 페이지 방식을 적용한 1개의 메모리 셀 블록에서 서브 로오디코더의 배치를 도시한 구성도
도 4는 본 발명의 서브 로오디코더를 구비한 256M 메모리의 구성도
* 도면의 주요부분에 대한 부호의 설명 *
11, 15, 111∼118, 211, 213, 214, 216 : 분할 서브 로오디코더부
12∼14, 212, 215 : 공유 서브 로오디코더부
21∼24, 121∼124, 221∼224 : 기초 셀 블록부
30, 130, 230 : 메인 로오디코더부
300 : 메모리 셀 블록
본 발명은 램버스(Rambus) 디램(DRAM)의 셀 활성화 방법 및 그 구조에 관한 것으로, 특히 로오 어드레스의 최상위 비트(most significant bit ; MSB)를 디코딩하여 서브 페이지(Sub-Page) 방식을 사용하고, 2개의 서로 다른 셀 블록에 있는 워드 라인을 동시에 활성화시키는 2개의 분할 서브 로오디코더와 1개의 공유 서브 로오디코더를 함께 사용하여 서브 로오디코더의 수를 줄임으로써, 칩 면적을 줄이고 소비 전력를 감소시킨 램버스 디램의 셀 활성화 방법 및 그 구조에 관한 것이다.
일반적으로, 램버스 디램 등의 고속 디램(DRAM)을 설계하거나 대용량의 메모리를 설계할 때 한 페이지(page)에 붙어 있는 비트 라인이 너무 많은 경우에, 소비 전력을 줄이기 위해 페이지를 절반등으로 구분하여 활성화시키는 서브 페이지 활성화(Sub-Page Activation) 방식을 사용하였다.
종래에 서브 페이지 활성화 방식을 구현하기위해서는 다음과 같은 장치를 필요로 한다.
우선, 로오 어드레스(Row address)를 가지고 셀의 워드 라인을 활성화하는 경우에 있어서, 최상위 비트(MSB)의 어드레스 비트를 이용하여 셀의 절반만의 워드 라인을 활성화시키고, 나머지 셀의 워드 라인은 활성화시키지 않는다. 그 후, 외부로부터 컬럼 어드레스(column address)가 들어오면 리드(read) 또는 라이트(write) 동작을 수행하면서 각 뱅크(Bank)가 활성화되었을 경우의 로오 어드레스의 최상위 비트(MSB)(실제로는 서브 페이지를 구분하는 비트)를 기억하였다가 활성화된 각 뱅크의 페이지에 해당하는 비트 라인을 순차적으로 활성화시켜 리드 또는 라이트 동작을 수행한다.
그러면, 서브 페이지 활성화를 사용한 종래의 램버스 디램의 구성 및 그 동작에 대해 첨부 도면을 참조하여 상세히 설명하기로 한다.
먼저, 도 1은 종래의 램버스 디램에서 서브 페이지를 이용하지 않았을 경우 1개의 메모리 셀 블록에서 서브 로오디코더의 배치를 도시한 구성도이다.
도시한 바와 같이, 서브 페이지를 이용하지 않았을 경우의 메모리의 구조는 4개의 기초 셀 블록부(21∼24) 당 5개의 서브 로오디코더부(11∼15)를 사용하였다. 즉, 첫번째와 네번째의 기초 셀 블록부(21∼24)에 인접한 1개의 기초 셀 블록부(21,24)의 워드 라인을 활성화하기 위한 분할 서브 로오디코더부(11,15)가 각각 1개씩 배치되고, 기초 셀 블록부과 기초 셀 블록부 사이에 인접한 2개의 기초 셀 블록부의 워드 라인을 동시에 활성화하기 위한 공유 서브 로오디코더부(12,13,14)가 각각 배치되어 있다.
상기 구성에서, 워드 라인 0123을 활성화할 경우, 워드라인 0과 2는 2개의 분할 서브 로오디코더부(11,15)와 1개의 공유 서브 로오디코더부(13)를 동작시켜 활성화하고, 워드라인 1과 3은 2개의 공유 서브 로오디코더부(12,14)를 동작시켜 활성화한다.
도 2는 종래의 램버스 디램에서 서브 페이지를 이용하였을 경우 1개의 메모리 셀 블록에서 서브 로오디코더의 배치를 도시한 구성도이다.
도시한 바와 같이, 서브 페이지를 이용하였을 경우의 메모리 구조는, 4개의 기초 셀 블록부(121∼124) 당 8개의 서브 로오디코더부(111∼118)를 사용하였다.
즉, 4개의 기초 셀 블록부(121∼124) 양쪽에 인접한 1개의 기초 셀 블록의 워드 라인을 활성화하기 위한 분할 서브 로오디코더부(111∼118)가 각각 1개씩 총 8개가 배치되어 있다.
상기 구성에서, 워드 라인 0과 2를 활성화하기 위한 로오 어드레스가 입력되었을 경우 서브 로오디코더부(111,115)에 의해 첫번째와 세번째의 기초 셀 블록부(121,123)의 워드라인 0과 2가 각각 활성화되고, 워드라인 1과 3를 활성화하기 위한 로오 어드레스가 입력되었을 경우 서브 로오디코더부(112,116)에 의해 첫번째와 세번째의 기초 셀 블록부(121,123)의 워드라인 1과 3이 각각 활성화된다.
마찬가지로, 워드 라인 4와 6을 활성화하기 위한 로오 어드레스가 입력되었을 경우 서브 로오디코더부(114,118)에 의해 두번째와 네번째의 기초 셀 블록부(122,124)의 워드라인 4와 6이 각각 활성화되고, 워드라인 5와 7을 활성화하기 위한 로오 어드레스가 입력되었을 경우 서브 로오디코더부(113,117)에 의해 두번째와 네번째의 기초 셀 블록부(122,124)의 워드라인 5와 7이 각각 활성화된다.
그런데, 상기와 같이 서브 페이지 활성화 방식을 사용한 종래의 램버스 디램의 셀 블록 활성화 방법 및 그 구조에 있어서는, 도 1에 도시한 서브 페이지 활성화 방식을 사용하지 않은 경우에 비하여 4개의 셀 블록당 3개의 서브 로오디코더를 더 필요로 하게 되어 메모리 칩의 면적을 증가시키는 문제점이 있었다. 또한, 이렇게 서브 로오디코더의 수를 많이 사용하게 되면 그 만큼 파워 소모도 많아지게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 로오 어드레스의 최상위 비트(MSB)를 디코딩하여 서브 페이지 방식을 사용하는 램버스 디램에 있어서, 2개의 서로 다른 셀 블록에 있는 워드 라인을 동시에 활성화시키는 2개의 분할 서브 로오디코더와 1개의 공유 서브 로오디코더를 함께 사용함으로써, 칩 면적을 줄이고 소비 전력를 감소시킨 램버스 디램의 셀 활성화 방법 및 그 구조를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 램버스 디램의 셀 활성화 방법은,
로오 어드레스의 최상위 비트를 디코딩하여 서브 페이지 동작을 하는 램버스 디램의 셀 블록 활성화함에 있어서,
셀 블록부에 포함된 워드라인들을 제 1 그룹과 제 2 그룹으로 구분하고, 두 개의 분할 서브 로오 디코더부를 사용하여 서로 다른 두 개의 셀 블록부의 상기 제 1 그룹에 해당하는 워드라인들을 동시에 순차적으로 활성화시키는 단계; 및
상기 셀 블록부들 사이에서 상기 제 2 그룹에 해당하는 워드라인들을 공유하는 한 개의 공유 서브 로오디코더부를 사용하여 상기 제 2 그룹에 해당하는 워드라인들을 동시에 순차적으로 활성화시키는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 목적을 달성하기 위하여, 본 발명에 의한 램버스 디램의 셀 활성화 구조는,
로오 어드레스의 최상위 비트를 디코딩하여 서브 페이지 동작을 하는 램버스 디램에서,
셀 블록부에 포함된 워드라인들을 제 1 그룹과 제 2 그룹으로 구분하고, 서로 다른 두 개의 셀 블록들의 상기 제 1 그룹에 해당하는 워드라인들을 동시에 순차적으로 활성화시키도록 상기 셀 블록부 각각에 대응되는 두 개의 분할 서브 로오디코더부; 및
상기 셀 블록부들 사이에서 상기 제 2 그룹에 해당하는 워드라인들을 공유하여서 상기 제 2 그룹에 해당하는 워드라인들을 동시에 순차적으로 활성화시키는 한 개의 공유 서브 로오디코더부를 포함하여 포함하여 구성된 것을 특징으로 한다.
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이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명의 램버스 디램에서 서브 페이지 방식을 적용한 1개의 메모리 셀 블록에서 서브 로오디코더의 배치를 도시한 구성도이다.
본 발명은 도시한 바와 같이, 4개의 기초 셀 블록부(221∼224) 당 6개의 서브 로오디코더부(211∼216)를 사용하였다.
즉, 2개의 서로 다른 셀 블록부(221, 222)에 있는 워드 라인을 동시에 활성화시키는 2개의 분할 서브 로오디코더부(211, 213)와, 상기 2개의 서로 다른 셀 블록(221, 222)에 있는 워드 라인을 동시에 활성화시키는 1개의 공유 서브 로오디코더부(212)로 구성되어 있다.
상기 구성에서, 워드 라인의 0123을 활성화하는 경우, 워드 라인 0과 2는 로오 어드레스에 의하여 선택되어서 서로 다른 2개의 기초 셀 블록부(221과 222)의 양측에 있는 분할 서브 로오디코더부(211,213)를 사용하여 동시에 활성화시키고, 워드 라인 1과 3은 로오 어드레스에 의하여 선택되어서 서로 다른 2개의 기초 셀 블록부(221과 222)의 중앙에 있는 공유 서브 로오디코더부(212)를 사용하여 동시에 활성화시키게 된다.
마찬가지로, 워드 라인의 4567을 활성화하는 경우, 워드 라인 4와 6은 로오 어드레스에 의하여 선택되어서 서로 다른 2개의 기초 셀 블록부(223과 224)의 양측에 있는 분할 서브 로오디코더부(214,216)를 사용하여 동시에 활성화시키고, 워드 라인 5와 7은 로오 어드레스에 의하여 선택되어서 서로 다른 2개의 기초 셀 블록부(223과 224)의 중앙에 있는 공유 서브 로오디코더부(215)를 사용하여 동시에 활성화시키게 된다.
삭제
이때, 활성화된 셀 블록부의 워드 라인은 로오 어드레스의 최상위 비트(MSB)에 의해 절반이 활성화된 서브 페이지 상태에 있다. 이 서브 페이지 상태에서 각 뱅크의 셀 블록이 활성화되면, 이후에 외부로부터 입력된 컬럼 어드레스에 의해 리드(read) 또는 라이트(write) 동작이 수행되고, 각 뱅크(Bank)가 활성화되었을 경우의 로오 어드레스의 최상위 비트(MSB)(실제로는 서브 페이지를 구분하는 비트)를 기억하였다가 활성화된 각 뱅크의 페이지에 해당하는 비트 라인을 순차적으로 활성화시켜 리드 또는 라이트 동작을 수행한다.
도 4는 본 발명의 서브 로오디코더가 사용된 256M 메모리의 구성도를 나타낸 것으로, 1개의 셀 블록(300)은 18개의 서브 로오디코더부를 가진다. 이때, 가로길이는 18×4개의 서브 로오디코더부의 길이에 두개의 메인 로오디코더부(230)와 18×4개의 셀 블록(300)을 필요로 한다. 이를 만약 서브 페이지 활성화를 사용하면 18×4×2개의 서브 로오디코더의 길이에 2개의 메인 로오디코더와 18×4개의 셀 블록을 필요로 하여, 결국 18×4개의 서브 로오디코더를 필요로 한다.
하지만, 본 발명에서 제안한 셀 블록 활성화 방법 및 그 구조를 사용하게 되면, (18×4)/4개의 서브 로오디코더 만을 추가로 사용하면 되므로, 54(=18×3)개의 서브 로오디코더의 개수를 줄일 수 있는 경제적인 효과를 얻을 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 램버스 디램의 셀 블록 활성화 방법 및 그 구조에 의하면, 로오 어드레스의 최상위 비트(MSB)를 디코딩하여 서브 페이지 방식을 사용하고, 2개의 서로 다른 셀 블록에 있는 워드 라인을 동시에 활성화시키는 2개의 분할 서브 로오디코더와 1개의 공유 서브 로오디코더를 함께 사용하여 서브 로오디코더의 수를 줄임으로써, 칩 면적을 줄이고 소비 전력를 감소시킬 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 로오 어드레스의 최상위 비트를 디코딩하여 서브 페이지 동작을 하는 램버스 디램의 셀 블록 활성화 방법에 있어서,
    셀 블록부에 포함된 워드라인들을 제 1 그룹과 제 2 그룹으로 구분하고, 두 개의 분할 서브 로오 디코더부를 사용하여 서로 다른 두 개의 셀 블록부의 상기 제 1 그룹에 해당하는 워드라인들을 동시에 순차적으로 활성화시키는 단계; 및
    상기 셀 블록부들 사이에서 상기 제 2 그룹에 해당하는 워드라인들을 공유하는 한 개의 공유 서브 로오디코더부를 사용하여 상기 제 2 그룹에 해당하는 워드라인들을 동시에 순차적으로 활성화시키는 단계를 포함하는 것을 특징으로 하는 램버스 디램의 셀 블록 활성화 방법.
  2. 로오 어드레스의 최상위 비트를 디코딩하여 서브 페이지 동작을 하는 램버스 디램에 있어서,
    셀 블록부에 포함된 워드라인들을 제 1 그룹과 제 2 그룹으로 구분하고, 서로 다른 두 개의 셀 블록들의 상기 제 1 그룹에 해당하는 워드라인들을 동시에 순차적으로 활성화시키도록 상기 셀 블록부 각각에 대응되는 두 개의 분할 서브 로오디코더부; 및
    상기 셀 블록부들 사이에서 상기 제 2 그룹에 해당하는 워드라인들을 공유하여서 상기 제 2 그룹에 해당하는 워드라인들을 동시에 순차적으로 활성화시키는 한 개의 공유 서브 로오디코더부를 포함하여 포함하여 구성된 것을 특징으로 하는 램버스 디램의 셀 블록 활성화 구조.
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