CN1168222C - 通过组块分配降低去交织器存储需求的系统和方法 - Google Patents

Abstract

一种语音和数据通信系统和方法，用于将多条信道的码元接收入包含在缓冲器内的组块，每个组块保存了多条信道中仅仅对应一条的码元。当完整的帧被接收和译码之后，保存已经被译码的码元的组块释放空间以接收包含在新到达帧内的新到达的码元。

Description

通过组块分配降低去交织器存储需求的系统和方法

发明领域

本发明通常涉及语音和数据通信。本发明特别涉及多信道上接收码元的去交织和译码。

背景技术

周期性的码元流由去交织器接收并输出至处理所接收码元的译码器。如果去交织器在帧周期内去交织接收到的n个码元，则需要在译码器处理之前由去交织器接收这n个码元。典型的比特反转去交织器提取n个码元并且将它们逐行写入两维表内，随后逐列读取这n个码元，反之亦然。因此，如果译码器需要依次操作去交织码元，则一般情况下，去交织器必须等待直到所有n个码元都被接收下来。因此，周期性的码元流必须在一个地方被缓存并随后在n个码元被接收后提供给译码器。

当译码器在处理n码元的缓冲器时，更多的码元正由去交织器接收。因此有可能将译码器尚未处理的码元重写。已知系统解决这个问题的方法是双缓存接收的码元。

图1示出了已知系统内的第一缓冲器10和第二缓冲器20，用于去交织和译码帧周期内接收到的码元，n个码元在每个帧周期内接收。每个缓冲器可以存储最多n个码元。当码元首先从去交织器15接收时，例如将n个码元存储在第一缓冲器10内。在接收n个码元之后，第一缓冲器10内的n个码元随后由译码器30处理。但是当译码器30译码n个码元时，码元流继续由去交织器接收。如果码元在译码器完成处理之前存储在第一缓冲器10内，则在处理之前将重写先前接收的码元。为了防止这种情况发生，已知系统的解决方法是当译码器处理缓冲器10内的n个码元时分配第二缓冲器20接收n个码元。由于译码速度快于从去交织器接收码元的处理速度，所以到接收n个码元并且存储在缓冲器20内为止，译码器被再次使用并且缓冲器20内的码元可以被译码器处理而缓冲器10被重新分配以接收另一n码元流。

发明内容

本发明提供了接收和存储来自去交织器的码元并且译码被接收码元的新方案。系统对保存所接收码元的存储器进行分配，使得当在帧周期内从多条信道接收码元时，多条信道前面帧周期内接收的码元被译码，从而释放存储已经译码的码元的存储器，将其重新分配为接收新的码元。与普通双缓存系统相比，系统对缓存空间的需求较小。

附图简述

图1示出了接收去交织器码元的双缓存系统。

图2示出了接收来自去交织器码元的系统，它对于接收和译码码元帧所需的存储需求较少。

图3示出了本发明的实施例，它通过去交织器接收8条信道的码元帧。

图4示出了将码元接收入缓冲器的系统，其中码元被存储在缓冲器内的组块中。

图5示出了较佳实施例，它将码元接收入6个缓冲器，每个缓冲器被分隔为4个组块。

图6示出了实现图7所示方案的硬件实例。

图7示出了当接收多帧内多条信道的码元时的缓冲器分配实例。

实施发明的较佳方式

在一个时间帧或者简称为一帧内接收码元。例如考虑在一帧内从去交织器17每20ms接收n个码元的系统。系统包括译码器30，它占用10ms时间译码一帧内接收的码元。如图2所示，在能够存储n个码元的缓冲器12接收完整的第一帧码元之后，译码器可以处理完整的帧。在译码器译码缓冲器12内存储码元的10ms时间内，下一帧的n/2个码元被接收。这n/2个码元可以存储在容量为n/2个码元的第二缓冲器22内。该帧剩余n/2个码元可以存储在缓冲器12的上半部分或下半部分。由于缓冲器12的内容刚刚被译码并且不再需要保存，因此这是可行的。因此系统可以在存储能力为1.5帧的n个码元的缓冲器下运行。与已知的双缓存系统相比，获得了25％的改进。

如果译码器处理时间不同于上述实例，则存储需求发生变化。例如，在每20ms接收码元帧并且译码器处理时间为15ms的系统内，则当译码器处理接收到的n个码元帧时，接收了15/20×n或者0.75×n个码元。这些可以由存储容量为0.75×n个码元的第二缓冲器接收。在该实例中，与已知的双缓存系统相比，缓冲器空间减少了12.5％。

现在考虑同时接收x条信道的码元并且由译码器分开处理(可能是串行)的系统。例如，如图3所示，如果来自8条不同信道的8个码元流被分别选通进入去交织器40并由通称为缓冲器60的缓冲器缓存，但是采用一个译码器30来依次处理所有8个流(假定一帧为20ms)，则译码器必须在不超过20/8＝2.5ms的时间内完成帧内接收的8个流中的每一个的处理。因此，随后在第一帧内，8×n个码元被接收并且存储在8个缓冲器内，每个缓冲器存储n个码元。这例如可以是图4的缓冲器B1-B8。缓冲器B1存储信道1的码元，缓冲器B2存储信道2的码元，缓冲器B3存储信道3的码元等。当译码器处理第一信道时，每个信道的n/8个码元被接收，它们可以存储在第九缓冲器内，例如大小为n的缓冲器B9内。但是，由于译码器已经完成了一条信道的一帧码元的处理，所以缓冲器B1内有n个存储位置得到释放并且可以在译码器处理下一条信道时用来接收n个码元。当译码器处理第二条信道时，每条信道的n/8个码元被接收和存储在例如缓冲器B1内。一旦译码器完成存储在B8内的第8条信道码元的译码后，缓冲器B1-B7和B9被填充。但是，每个缓冲器不包含单条信道的码元。由于信道以n/8的码元为片或组块接收，所以信道数据包含在8个这样的组块内，扩展到8个缓冲器内。因此此时每个缓冲器B1-B7和B9包含8条信道的每一条的码元，每条信道的码元存储在每个缓冲器的8个组块之一。当译码器处理信道时，随着新码元可被利用，它们将被接收和存储在组块内。利用该方案，缓冲器9仅仅需要9×n个码元的存储容量而不是利用双缓存所需的16×n的存储容量，因此与双缓存系统相比存储器容量需求减少43.75％。这里的困难是系统实际管理着9×8或72个缓冲器。

可以采用“资源分配程序”来分配码元存储所用的组块。当译码器(逐条信道或逐个组块地)完成码元处理时，可以释放存储已被译码的码元的组块，从而可以被资源分配程序重新使用。如果系统使用x条信道和n个码元/信道/帧，则必须使用x*(x+1)个组块的存储器。资源分配程序可以利用一张x*(x+1)位图，其中每个0比特表示相应的可以使用的组块，而每个1比特表示相应的已使用组块。因此无论何时对组块进行分配，就提供了第一自由组块并且位图内它的相应的比特被设定。无论何时组块被释放，其在位图内它的相应的比特被重新设定为0。

较佳实施例支持公认标准IS95B。在“双模宽带扩展频谱蜂窝系统的TR45移动站一基站兼容性标准”(参见1997年11月18日Ballot版的称为TIA/EIA-95的TIA/EIA/SP-3693)中描述了IS95B，它作为参考文献包含在本文中。

该实施例包括一条基本信道和7条补充信道。基本信道比每条补充信道占用更多的时间进行译码。去交织器最多接收8条信道的384个码元/帧。因此出于简化起见，我们假定在一帧内每条信道接收384个码元。

每条被译码信道释放384码元的存储空间。如果组块大小为192个码元并且缓冲器大小为4个组块，则8条信道的一帧码元需要4个缓冲器或16个组块。当译码基本信道时，数据可以在8个附加组块内存储，但是在译码一条信道之后将释放两个组块。该方案需要24个组块的存储器，足以存储4608个码元。如图5所示，实际需要6个缓冲器，每个包括4个组块。

图7有助于解释如何利用上述方案分配缓冲器。如上所述，每个缓冲器被分为4个组块，每个组块包含192个码元的容量。首先帧0的信道0-3和4-7的上半部分分别被缓冲器B0’和B1’接收。即，帧0的信道0-3的上半部分被分别存入缓冲器B0’的4个组块内并且帧0的信道4-7的上半部分被分别存入缓冲器B1’的4个组块内。

接着，帧0的信道0-3的下半部分被分别存入缓冲器B2’的4个组块内并且帧0的信道4-7的下半部分被分别存入缓冲器B3’的4个组块内。在一帧码元完全接收之后，可以译码码元帧。因此，当接收帧1时，帧1的信道0-3和4-7的上半部分分别被存储在缓冲器B4’和B5’内，而帧0的信道0-3被译码，从而释放缓冲器B0’和B2’。当接收帧1的下半部分时，信道0-3下半部分被存储在新可用的B0’内而信道4-7的下半部分被存储在新可用的缓冲器B2’内。与此同时，译码帧0的信道4-7的上半部分和下半部分，从而释放缓冲器B1’和B3’。

在帧2期间，信道0-4和4-7的码元帧的上半部分被分别存储在缓冲器B1’和B3’内，而信道0-3的帧1的上下部分被译码，从而释放缓冲器B0’和B4’。接着，帧2的信道0-3和4-7的下半部分分别被缓冲器B4和B0接收，而帧1的信道4-7被译码，从而释放缓冲器B2’和B5’。

当接收帧3的信道0-3和4-7的上半部分时，它们被分别存储在缓冲器B5’和B2’内，而帧2的信道0-3被译码，从而释放缓冲器B1’和B4’。当接收帧3的信道0-3和4-7的下半部分时，它们被分别存储在缓冲器B1’和B4’内，而帧2的信道4-7被译码，从而释放缓冲器B0’和B3’。

当接收帧4的信道0-3和4-7的上半部分时，它们被分别存储在缓冲器B3’和B0’内，而帧3的信道0-3被译码，从而释放缓冲器B1’和B5’。当接收帧4的信道0-3和4-7的下半部分时，它们被分别存储在缓冲器B5’和B1’内，而帧3的信道4-7被译码，从而释放缓冲器B2’和B4’。

当接收帧5的信道0-3和4-7的上半部分时，它们被分别存储在缓冲器B2’和B4’内，而帧4的信道0-3被译码，从而释放缓冲器B3’和B5’。当接收帧5的信道0-3和4-7的下半部分时，它们被分别存储在缓冲器B3’和B5’内，而帧4的信道4-7被译码，从而释放缓冲器B0’和B1’。

当接收帧6的信道0-3和4-7的上半部分时，它们被分别存储在缓冲器B0’和B1’内，而帧5的信道0-3被译码，从而释放缓冲器B2’和B3’。当接收帧6的信道0-3和4-7的下半部分时，它们被分别存储在缓冲器B2’和B3’内，而帧5的信道4-7被译码，从而释放缓冲器B4’和B5’。注意帧6的缓冲器分配模式是帧0模式的重复，除了帧6的模式假设接收的是先前数据的帧。

如图7所示，如果使4比特计数器例如每10ms递增并且已知码元是信道0-3的还是4-7的，则可以很容易地确定存储码元的缓冲器。

同样，如图7所示，如果使4比特计数器例如每10ms递增，已知码元是信道0-3的还是4-7的并且已知是读取信道组的帧的上半部分还是下半部分，则可以很容易地确定译码器应该读取的缓冲器。

如上所述，在已知信道组(0-3还是4-7)的基础上可以很容易地确定读取或写入的缓冲器，确定执行的是读取还是写入操作，并且确定缓冲器接收或从缓冲器读取的是帧的上半部分还是下半部分。本领域内普通技术人员将知悉如何表示存储器设备中的图7和如何根据上述输入提供缓冲器访问的指示。

图6为硬件实例，它提供了确定读取缓冲器和存储半帧码元的缓冲器所需的上述信息。例如，计数器71为4比特以12为模的计数器。有效信号每10ms设定一次以使计数器71每半帧时间间隔递增一次。因此计数器71在0-11范围内每10ms递增一次。计数器71的前三个最高有效位以20ms为间隔，紧接在计数器71递增之后被锁存在寄存器73内。因此寄存器73保存了先前的帧编号。

链接器95接收寄存器73的指示帧编号的3比特输出。RD-CHANNEL为来自译码器所用计数器(未画出)的1比特信号以跟踪被译码的信道。当RD-CHANNEL为0时，指示信道0-3，否则指示信道4-7。RD-SECOND HALF为来自译码器的1比特信号，指示是读取码元帧的上半部分还是下半部分。链接器95接收三个输入并且将它们串接入5比特输出提供给多路复用器75。当提供给多路复用器75的读取信号为1时，链接器95的输出为来自多路复用器75的输出。

链接器93自计数器71接收4比特信号。1比特信号WR-CHANNEL被输入链接器93，指示存储的信息与信道0-3(值为0)还是信道4-7(值为1)。WR-CHANNEL源于3比特信道ID编号的最高有效位。这两个信号由链接器93串接并以5比特信号形式输出至多路复用器75。当读取信号为0时，多路复用器75输出5比特信号。

显而易见的是，如果读取信号为指示写入缓冲器的操作的低电平，并且如果计数器71为0011，WR-CHANNEL为高电平或1，则链接器93的输出指示帧1的下半部分帧，并且信道为4-7。因此可以确定将帧1内信道4-7的下半部分码元帧存储在缓冲器2’内(参见图7)。

同样，假定寄存器73具有值001，RD-CHANNEL HALF为高电平或1，读取信号为指示读取操作的高电平并且RD-CHANNEL为高电平。链接器95的输出指示帧1的下半部分和信道组4-7。由此容易地确定读取缓冲器3’。

比较好的是，图6的寄存器73为“减一”块。在该较佳实施例中，计数器的上面三个比特输入“减一”块并且“减一”块的输出简单地就是小于1的输入值。但是值得重视的是，由于计数器71的前3个比特在0-5的范围内，所以“减一”块的输出在-1到4的范围内。因此“减一”块内的数值-1必须映射为数值5。该替换实施例与图6所示相同。

虽然已经借助较佳实施例描述了本发明，但是应该理解的是本发明并不局限于所揭示的实施例，相反，在所附权利要求的精神和范围内覆盖了各种修改和等价布局。而且，虽然本发明利用缓冲器存储码元，但是缓冲器可以是单个存储器或多个存储器的一部分。此外，缓冲器可以包含在至少一个去交织器内的一个或更多存储器内或者与去交织器分开。

Claims (24)

1.一种减少包含至少一个去交织器和译码器的系统内存储器需求的方法，所述系统构造和安排为接收多条信道的多个码元，其特征在于所述方法包括：

使存储器内的多个缓冲器接收所述码元，每个所述缓冲器包括多个组块，每个组块具有最小值为n/x个存储单元，其中n代表一个帧周期中的码元数，而x代表信道数；

从所述帧周期接收至少一些所述多条信道的至少一部分所述码元并存入所述组块中的相应组块中，所述组块中的每个相应组块仅仅存储所述信道中相应一条信道的码元；

在所述完整的帧周期期间，在所述码元存入所述组块内后，对所述至少一些所述多条信道的帧周期内接收的所述码元进行译码；以及

使所述存储已经译码的所述码元的所述组块接收其他码元。

2.如权利要求1所述的方法，其特征在于所述存储所述信道的所述被接收码元的缓冲器的总容量小于存储所有所述信道的所述码元的二个完整的所述帧周期所需的所述缓冲器的总容量。

3.如权利要求1所述的方法，其特征在于顺序执行所述帧周期内接收的所述码元的译码。

4.如权利要求1所述的方法，其特征在于所述多条信道的数量为8条。

5.如权利要求1所述的方法，其特征在于总累计容量为384个码元的多个组块用于存储每个所述帧周期内译码的每条所述信道的所述附加码元。

6.如权利要求1所述的方法，其特征在于每个所述组块具有存储192个码元的容量。

7.一种包含至少一个去交织器和译码器的组合，被构造和安排为接收多条信道的多个码元，其特征在于所述组合包括：

至少一个包含多个用于接收所述码元的缓冲器区域的存储器，每个缓冲器区域包括多个组块；每个组块具有最小值为n/x个存储单元，其中n代表一个帧周期中的码元数，而x代表信道数；

接收至少一些所述多条信道的至少一部分帧周期内接收的所述码元并存入所述组块中的相应组块中的装置，所述组块中每个相应的组块仅仅存储了所述信道中相应一条信道的码元；

在所述完整的帧周期期间，在所述至少一些多条信道的所述码元存入所述组块内后，对所述至少一些多条信道的所述码元进行译码的装置；以及

使所述存储已经译码的所述码元的所述组块接收其他码元的装置。

8.如权利要求7所述的组合，其特征在于所述存储所述多条信道的所述被接收的多个码元的缓冲器区域的总容量小于存储二个完整的所述帧周期内所有所述信道的所述码元所需的所述缓冲器区域的总容量。

9.如权利要求7所述的组合，其特征在于所述译码装置安排为顺序译码所述码元。

10.如权利要求7所述的组合，其特征在于所述多条信道的数量为8条。

11.如权利要求7所述的组合，其特征在于总累计容量为384个码元的多个组块用于存储每个所述帧周期内译码的每条所述信道的所述附加码元。

12.如权利要求7所述的组合，其特征在于每个所述组块具有存储192个码元的容量。

13.如权利要求7所述的组合，其特征在于进一步包括：

根据帧编号和信道编号指示从所述多个缓冲器中识别出从中读出的缓冲器的装置。

14.如权利要求7所述的组合，其特征在于进一步包括：

根据帧编号和信道编号指示从所述多个缓冲器中识别出要写入其中的缓冲器的装置。

15.一种构造和安排为接收多条信道的多个码元的组合，其特征在于包括：

至少一个包含多个用于接收所述码元的缓冲器区域的存储器，每个所述缓冲器区域包括多个组块；每个组块具有最小值为n/x个存储单元，其中n代表一个帧周期中的码元数，而x代表信道数；

至少一个被安排为接收至少一部分帧周期内至少一些所述多条信道的所述码元的去交织器，所述至少一个去交织器被安排为将所接收的码元存入所述组块中的相应组块，所述组块的每个相应组块仅仅存储所述信道中相应一条信道的码元；

被安排为在所述完整的帧周期期间，在所述至少一些所述多条信道的所述码元自所述至少一个去交织器接收入所述组块内后，对所述至少一些所述多条信道的所述码元进行译码的译码器；以及

使所述存储已经译码的所述码元的所述组块接收其他码元的装置。

16.如权利要求15所述的组合，其特征在于所述存储所述多条信道的所述被接收的多个码元的缓冲器区域的总容量小于存储二个完整的所述帧周期内所有所述信道的所述码元所需的所述缓冲器区域的总容量。

17.如权利要求15所述的组合，其特征在于所述译码器被安排为顺序译码所述码元。

18.如权利要求15所述的组合，其特征在于所述多条信道的数量为8条。

19.如权利要求15所述的组合，其特征在于总累计容量为384个码元的多个组块用于存储每个所述帧周期内译码的每条所述信道的所述附加码元。

20.如权利要求15所述的组合，其特征在于每个所述组块具有存储192个码元的容量。

21.如权利要求15所述的组合，其特征在于进一步包括控制电路，所述控制电路包含：

包含至少4个比特的计数器，所述计数器被安排为每隔第一预设时间间隔递增一次；

被安排为接收所述计数器的所述至少4个比特中至少3个的寄存器，所述计数器的所述至少3个比特指示特定的帧周期，所述寄存器能够每隔第二预设时间间隔接收所述至少3个比特，所述第二预设时间间隔大于所述第一预设时间间隔；

第一链接器，被安排为接收来自所述寄存器的所述至少3个比特、提供供所述译码器读取的至少一部分信道编号指示的RD信道指示符和来自所述译码器的RD下半部分指示符，所述RD下半部分指示符被安排为提供读取的是码元帧上半部分还是下半部分的指示符；

第二链接器，被安排为接收每个所述第一预设时间间隔内来自所述计数器的所述至少4个比特、和提供对应于所接收的至少一条信道的信道编号指示的WR信道指示符；以及

被安排为接收来自所述第一链接器的输出和来自所述第二链接器的输出的多路复用器，所述多路复用器被安排为根据提供给所述多路复用器的信号选择所接收的来自所述第一链接器和所述第二链接器中的一个输出作为输出。

22.如权利要求15所述的组合，其特征在于进一步包括控制电路，所述控制电路包含：

包含至少4个比特的计数器，所述计数器被安排为每隔第一预设时间间隔递增一次；

被安排为接收所述计数器的所述至少4个比特中至少3个的减一块，所述计数器的所述至少3个比特指示特定的帧周期；

第一链接器，被安排为接收来自所述减一块的输出、提供供所述译码器读取的至少一部分信道编号指示的RD信道指示符和来自所述译码器的RD下半部分指示符，所述RD下半部分指示符被安排为提供读取的是码元帧上半部分还是下半部分的指示符；

第二链接器，被安排为接收每个所述第一预设时间间隔内来自所述计数器的所述至少4个比特、和提供对应于所接收的至少一条信道的信道编号指示的WR信道指示符；以及

被安排为接收来自所述第一链接器的输出和来自所述第二链接器的输出的多路复用器，所述多路复用器被安排为根据提供给所述多路复用器的信号选择所接收的所述第一链接器和所述第二链接器的输出中的一个输出作为输出。

23.如权利要求15所述的组合，其特征在于进一步包括：

根据帧编号和信道编号指示从所述多个缓冲器中识别出从中读出的缓冲器的装置。

24.如权利要求15所述的组合，其特征在于进一步包括：

根据帧编号和信道编号指示从所述多个缓冲器中识别出要写入其中的缓冲器的装置。

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