CN1082765C

CN1082765C - 数据存储装置

Info

Publication number: CN1082765C
Application number: CN96104159A
Authority: CN
Inventors: 佐藤真史; 藤井省造
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-03-30
Filing date: 1996-03-29
Publication date: 2002-04-10
Anticipated expiration: 2016-03-29
Also published as: CN1138272A; US5864567A; JP3206358B2; JPH08273347A

Abstract

能高效率地使用通用DRAM作为数字数据的差错订正和修改处理时的存储器的数据存储装置。由DADM、DRAM存取部、和差错订正电路构成。被输入的数字数据首先在差错订正电路中进行差错订正处理，被赋于差错订正处理结果后被送给DRAM存取部。而后由DRAM存取部以页面方式对DRAM进行存取操作并加以存储。

Description

数据存储装置

本发明是关于存储数据的数据存储装置。

近年来，被称之为DV方式的数字VTR等的数字设备的研制十分盛行，而在其中进行数字数据处理过程中对差错的订正和修改处理时，要使用存储数字数据的数据存储装置。

作为数据存储装置中的存储器常考虑采用SRAM和DRAM。SRAM在存取一数据时只需给出一次地址即可，访问速度很快。因此，在数字VTR等的大容量而必须高速度作差错订正和修改处理的应用中，一般都采用SRAM作为存储器。另一方面，DRAM比起SRAM来封装面积小因而成本低，所以现在进一步探求使用DRAM作为存储器的可能性。

但是，由于DRAM具有二维地址行列空间，最初存取一数据要先存取行地址而后再存取列地址，因而历来使用中存取次数就很多，结果因为存取速度慢，而存在着难以在数字VTR等的大容量要求高速处理数据的情况中应用的问题。而且为进行差错订正和修改处理，需要有关于经过差错订正处理的数据块的可靠性信息，和为按照差错订正处理的结果进行修改处理的管理信息，历来这些信息都是作为数据块存储在其他存储器或者寄存器中的，所以亦存在有必需额外的存储装置方面的问题。

本发明即为解决上述这些历来的问题，目的是提出一种减少对DARM存取的次数的能够使用于数字VTR场合，而且无需为进行差错订正和修改处理用的额外存储装置的数据存储装置。

为达到这种目的，本发明数据存储装置中设置有：

第一差错订正装置，输入作为差错订正符号的一处理单位的数据块进行差错订正处理，将对于此数据的数据差错的可靠性信息经过编码的订正结果代码赋于差错订正处理后的数据块，并加以输出的第一差错订正装置；

RAM，存储第一差错订正装置输出的数据块，具有二维行列地址空间，进行以行地址为单位的存取；

行地址存取装置，对第一差错订正装置输出的数据块生成设定在RAM上的数据块存储区的行地址，来对RAM进行存取操作；

列地址初始值生成装置，对第一差错订正装置输出的数据块生成数据块存储区的列地址初始值；和

连续列地址存取装置，由列地址初始值生成数据块存储区的连续列地址，对数据地存储区进行数据块的写入或读出存取操作。

采用上述结构，在将数据块写入RAM时，即通过行地址存取装置和列地址初始值生成装置及连续列地址存取装置来对RAM进行附有第一差错订正装置输出的订正结果代码的数据块的存取操作。而在由RAM读取数据块时也通过行地址访问装置和列地址初始值生成装置及连续列地址存取装置来对RAM进行存取操作。借助这种运行就能对DRAM以最少的存取次数来存取数据块，而由于结果加速了存取，从而可能进行数字VTR等的大容量的数据高速处理。而且，因为使对于数据块的差错可靠性信息作为经编码的订正结果代码加以存储无需另外采用存储器或寄存器，因而减小了电路的规模，而且在能将订正结果代码与数据块存放在同一RAM中的条件下，访问次数成为最少，从而能作大容量高速差错订正处理。

另外理想的是，本发明数据存储装置组成中设置有，生在指定行地址上的多个数据块存储区的某一个的管理信息的管理信息生成装置，和生成存储管理信息的列地址、进行管理信息的写入和读出存取操作的列地址存取装置。

利用上述结构，行地址存取装置和列地址存取装置将管理信息生成装置生成的管理信息存储到与数据块的同一RAM的同一行上。然后，列地址存取装置读出管理信息，参照其内容来进行RAM存取。借助这种运行，因无需另外的存储器或寄存器用来存放用于按差错订正处理结果进行修改处理的管理信息而减小了电路规模，而且在将管理信息存储在与数据块同一的RAM中的条件下，存取次数成为最小，从而可能用作大容量高速差错修改处理。

对所列附图的简要说明：

图1为本发明第一实施例中的数据存储装置的结构图；

图2为本发明第一和第二实施例中的数据块写入存取定时图；

图3为本发明第一实施例中的数据块读出存取定时图；

图4为本发明第二实施例中的图象数据的结构图；

图5为本发明第二实施例中的数据存储装置的结构图；

图6为本发明第二实施例中的数据块写入访问定时图；

图7为本发明第二实施例中的外符号差错订正的读出存取定时图；

图8为本发明第二实施例中的外符号差错订正的重写存取定时图；

图9为本发明第二实施例中的数据块读出存取定时图；和

图10为本发明第二实施例中的外符号差错订正读出存取定时定时图。

下面参照附图对本发明第一实施例进行说明。

图1所示为本发明第一实施例中的数据存储装置的结构图。图1中，第一差错订正电路12输入85字节的数据块，而以78字节将附有订正结果代码的数据块输出到DRAM访问部14。然后，DRAM存取部14根据附加在数据块上的识别号码，将由第一差错订正电路12输出的数据块写入DRAM11和由DRAM11读出数据块。DRAM存取部14由行地址存取电路141和列地址初始值生成电路142及连续列地址存取电路143组成，行地址存取电路141生成并存取与识别号相对应的DRAM11的行地址，列地址初始值生成电路142生成与DRAM11上设定的识别号相对应的数据块存储区13的列地址初始值，连续列地址存取电路143由列地址初始值生成数据块存储区的连续列地址并进行数据块的写入存取操作。这里，DRAM11在一地址上存放二字节数据，同一行地址上的数据除非重新指定列地址，能以页面方式进行存取操作。

图2和图3为说明对本发明第一实施例中数据存储装置的DRAM11进行访问的定时图。图2和图3的定时为页面方式循环，由行地址选通信号下降时的地址指定DRAM11的行地址，由列地址选通信号下降时的地址指定DRAM11的列地址。图2中，写入使能信号成为L时，将数据存储进所指定的DRAM11的地址上。图3中，在输出使能信号和列地址选通信号同时为L时，被指定的DRAM11的地址上存储的数据即被输出。

对上面图1所示结构的数据存储装置，下面利用图2和图3对本发明第一实施例的操作进行说明。

首先采用图2来说明向DRAM11写入数据块的存取操作。第一差错订正电路12输入包含77字节的数据部分和8字节的奇偶校验部分的总共为85字节的数据块，进行差错订正处理，而将对于该数据块的数据差错的可靠性信息进行编码后的订正结果代码赋于差错订正处理后的数据块，以78字节输出到DRAM存取部14。在DRAM存取部14中，首先，行地址存取电路141按被附加到写入数据块的识别号生成行地址RowAdr(图2(3))、在使行地址选通信号成为L时对DRAM11进行存取操作。而后，列地址初始值生成电路142按照附加在数据块上的识别号，生成存取的数据块存储区的列地址初始值ColAdr(图2(3))，由所生成的初始值ColAdr，连续列地址存取电路143生成连续的列地址，使列地址选通信号和写入使能信号成为L，将78字节的数据块照Data0至Data38(图2(6))那样二字节一次地分为39份，以一次的页面方式写入DRAM11上的数据块存储区中。

下面利用图3说明由DRAM11读出数据块的存取操作。在DRAM存取部14中，首先，行地址存取电路141按照附加在读出数据块上的识别号生成行地址RowAdr(图3(3))，使行地址选通信号成为L，对DRAM11进行存取。然后，列地址初始值生成电路142，按照付加在数据块上的识别号生成存取的数据块存储区的列地址初始值ColAdr(图3(3))，由所生成的初始值ColAdr，连续列地址存取电路143生成连续的列地址，使列地址选通信号和输出使能信号成为L，将78字节的数据块如Data 0至Data 38(图3(6))所示那样二字节一次地分为38份，以一次的页面方式由DRAM11上的数据块存储区中读出。

按照以上所说明的本发明的第一实施例，在DRAM11设定数据块存储区13，设置连续列地址存取电路143，针对存取的数据块生成连续的列地址来进行存取操作，就能以一个数据块一次的页面方式进行对DRAM的存取，从而能减少对DRAM的存取次数。

而借助将由第一差错订正电路12得到的订正结果代码赋于差错订正处理后的数据块加以输出，就使得可能在与数据块同一的页面方式中存取订正结果代码，因而不必再有用于存放订正结果代码的另外的存储器。而且，在将订正结果代码与数据块存储于同一DRAM中的条件下，还使得DRAM的存取次数减到最少。

下面对本发明第二实施例的三个操作方式参照附图进行说明。

图4为说明本发明第二实施例中的图象数据的结构的图形。这是一种被称之为DV格式的数字VTR中的结构，包含77字节的数据部分和8字节的奇偶校验部分的被称之为同步块的单位构成作为一个数据块的内符号，图象数据以一记录槽149同步块构成一个积符号。外符号占有138字节的数据部分和11字节和奇偶校验部分。而后，各个同步块被附加以同步块号码作为识别号。

图5为表明本发明第二实施例中的数据存储装置的结构的图形。在图5中，数据块存储区13可能作为页面方式，被配置以三组在一地址上存储二字节数据的DRAM11的一个行地址上的二个同步块号码。第一差错订正电路12输入85字节的同步块，并将附有订正结果代码的同步块以78字节输出至存储选择电路51。第一差错订正电路12输出的同步块在被存储进DRAM11中时，存储选择电路51将同步块输出到DRAM存取部14。然后，DRAM存取部14根据同步块上附加的识别号进行，将由存储选择电路51输出的同步块向DRAM11写入，将同步块由DRAM11读出，和在外符号差错订正处理时对第二差错订正电路52和管理信号生成电路53以及DRAM11的数据存取操作。DRAM存取部14由行地址存取电路141和列地址初始值生成电路142及连续列地址存取电路143和连续行地址存取电路144及列地址存取电路145所组成。在存取同步块时，行地址存取电路141生成对应于同步块号码的DRAM11的行地址进行存取操作；列地址存取电路145由DRAM11读出指定对应于同一同步块号码的数据存储区中某存取地点的管理信息54；列地址初始值生成电路142生成存取的数据块存储区的列地址初始值；连续列地址存取电路143由列地址初始值生成数据块存储区的连续列地址进行同步块的写入或读出存取操作。在作外符号差错订正处理时，连续行地址存取电路144生成DRAM11的连续的行地址进行存取；列地址存取电路145生成列地址进行对DRAM11的数据存取操作。第二差错订正电路52利用DRAM存取部14由DRAM11读出数据，将差错订正处理后的数据输出到DRAM存取部14，向管理信息生成电路53发出重写用于进行修改处理的管理信息54的指令。然后，管理信息生成电路53将生成的管理信息输出至DRAM存取部。

图2、图6、图7、图8、图9、图10所示为对本发明的第二实施例中的数据存储装置的DRAM11进行存取的定时图。图6、图7、图9、图10的时序为页面方式循环，DARM11的地址指定与本发明的第一实施例中图2和图3的情况相同。图8的时序为进行对读取访问操作地址连接写入的存取操作的读取一修改一写入一循环，地址的指定与页面方式-循环同样。

以上图5那样构成的数据存储装置中，在下面利用图2、图4、图7、图8、图9对本发明的第二实施例的三个操作模式中第一操作模式进行说明。

开始，利用图2以同步块号码为第六号的同步块为例说明向DRAM11写入同步块的存取操作。首先，第一差错订正电路12输入包含77字节的数据部分和8字节的奇偶校验部分合计为85字节的同步块号码为第六的同步块，进行内符号的差错订正处理，将对于该同步块的数据差错的可靠性信息进行编码的订正结果代码赋于差错订正后的同步块上以78字节输出给存储选择电路51。存储选择电路51将输入的同步块按原样输出至DRAM存取部14。在DRAM存取部14中，首先，行地址存取电路141生成对应于同步块号第六的数据块存储区存在的行地址RowAdr(图2(3))，使行地址选通信号成为L来存取DRAM11。然后，列地址初始值生成电路142生成对应于同步块号第六的三个数据块存储区中预先确定的一个数据块存储区的列地址初始值ColAdr(图2(3))，由生成的初始值ColAdr连续列地址存取电路143生成连续的列地址，使列地址选通信号和写使能信号成为L，将78字节的同步块如Data0至Data 38(图2(6))所示那样分成每次二字节的39份，以一次的页面方式写入DRAM11上的数据块存储区。

下面利用图7、图8说明外符号的差错订正存取过程。首先，DRAM存取部14由DRAM11读取为进行外符号差错订正处理所需的数据。在图7中，连续行地址存取电路144生成存储同步块号第一和第二的同步块的行地址RowAdr(图7(3))，使行地址选通信号成为L对DRAM11进行存取。而后，列地址存取电路145生成对应于同步块号第一和第二的数据块存储区中预先确定的数据块存储区中所存储的同步块内的同一字节位置的列地址ColAdr A、ColAdr B(图7(3))，使列地址选通信号和输出使能信号成为L来读出订正处理对象数据。接着，连续行地址存取电路144自动地生成存储有同步块号第三和第四的同步块的行地址RowAdr+1(图7(3))，使行地址选通信号成为L以对DRAM11进行存取，列地址存取电路145生成与同步块号第三和第四相对应的数据块存储区中所存储的同步块内同一字节位置的列地址ColAdr A、ColAdr B(图7(3))，使列地址选通信号和输出使能信号成为L来读取订正处理对象，随后反复进行同样的存取处理直至最后的第149号同步块，以此来经DRAM存取部14由DRAM11读取外符号差错订正处理中所需的数据。然后，第二差错订正电路52输入这种依靠连续存取由DRAM11读出的数据，参照由第一差错订正电路12所赋于的内符号差错订正中的订正结果代码进行外符号的差错订正，DRAM存取部14将订正结果在DRAM11上进行重写。而第二差错订正电路52，为按订正结果进行修改处理，向管理信息生成电路53发出对应的管理信息重写的指令，管理信息生成电路53生成管理信息输出给DRAM存取部14，DRAM存取部14重写DRAM11上的管理信息。这些重写存取，在图8中，行地址存取电路141生成重写的数据或管理信息所存放的行地址RowAdr(图7(3))，使行地址选通信号成为L对DRAM11进行存取，列地址存取电路145生成重写的数据或管理信息所存放的列地址ColAdr，使列地址选通信号和输出使能信号成为L，读出重写前的数据或管理信息，加以修改，使写入使能信号成为L，写进DRAM11，按读取-修改-写入-循环顺序进行。

接着，利用图9以同步块号码第六的同步块为例说明由DRAM11读取同步块的存取处理。在DRAM存取部14中，首先，行地址存取电路141生成对应于同步块号为第六号的数据块存储区存在的行地址RowAdr(图9(3))，使行地址选通信号成为L对DRAM11进行存取。然后，列地址存取电路145生成存放管理对应于同步块号第六的数据块存储区的管理信息的列地址ColAdrC(图9(3))，使列地址选通信号和输出使能信号成为L读取管理信息CF(图9(6))，列地址初始值生成电路142生成读出的管理信息指定的数据块存储区的列地址初始值ColAdr(图9(3))，由所生成的初始值ColAdr连续列地址存取电路143生成相连续的列地址，使列地址选通信号和输出使能信号成为L，将78字节的同步块按Data 0到Data 38(图9(6))所示那样分成每次二字节的39份，以一次的页面方式由DRAM11上的数据块存储区中读出。

按照如以上所述的本发明第二实施例的第一操作模式，设置管理信息生成电路53，借助将由DRAM存取部14进行修改处理所需的管理信息与同步块同样地存储在DRAM上，就可能不再需要另外的存储管理信息的存储器而使得电路简化。

而且由于由第一差错订正电路12将内符号订正结果代码赋于同步块中，参照内符号订正结果代码来作消除订正也不会在第二差错订正电路52中增加对DRAM的存取次数。

再有，因为按第二差错订正电路52中的外符号订正结果重写的管理信息被存储在与对象同步块同一的行地址上，因而能在同一页面模式内进行参照管理信息读取同步块的存取操作，从而就可能在一次的页面模式中完成在不输出无法作差错订正的同步块时选择输出具有同一同步块号的其他能作差错订正的同步块的修改处理，而在同步块与管理信息存储于同一DRAM中的条件下，对DRAM的存取次数也就成为最少。

而在将DRAM11上的数据重写为由第二差错订正电路52得到的订正结果，或者，将DRAM11上的管理信息重写为管理信息生成电路53生成的管理信息上，也可以由将经修改后的数据或管理信息仅由写入一循环写入到DRAM11中来完成，在这种情况下向DRAM11的访问次数会更少。但这时需要有另外的存储器或寄存器。

现在对图5所示结构的数据存储装置中，本发明第二实施例的三个操作模式中的第二操作模式，利用图4、图6、图8、图9和图10作如下说明。

开始，利用图6以同步块号为第六的同步块为例说明向DRAM11写入同步块的存取过程。首先，第一差错订正电路12输入包含77字节的数据部分和8字节的奇偶校验部分的总计为85字节的同步块号第六的同步块，进行内符号的差错订正处理，将对于该同步块的数据差错的可靠性信息经过编码的订正结果代码赋于差错订正后的同步块以78字节输出到存储选择电路51。存储选择电路51将输入的同步块照原样输出到DRAM访问部14。在DRAM存取部14中，首先，行地址访问电路141生成对应于同步块号第六的数据块存储区存在的行地址RowAdr(图6(3))，使行地址选通信号成为L对DRAM11进行存取操作。而后列地址存取电路145生成存储着管理对应于同步号第六的数据块存储区的管理信息的列地址ColAdr(图6(3))，使列地址选通信号和输出使能信号成为L读取管理信息CF，列地址初始值生成电路142生成读出的管理信息指定的数据块存储区的列地址初始值ColAdr(图6(3))，由所生的初始值ColAdr连续列地址存取电路143生成相连续的列地址，使列地址选通信号和写入使能信号成为L，将78字节的同步块像Data 0至Data 38(图6(6))所示那样分为二字节一次的39份，以一次的页面方式写入DRAM11上的数据块存储区中。

下面利用图8、图10说明外符号的差错订正存取过程。首先，DRAM存取部14由DRAM11中读取进行处符号差错订正处理所需的数据。图10中，连续行地址存取电路144生成同步块号为第一和第二的同部块所被存储着的行地址RowAdr(图8(3))，使行地址选通信号成为L对DRAM11进行存取操作。然后，列地址存取电路145生成存储着管理对应于同步块号为第一和第二的数据块存储区的管理信息的列地址ColAdr CA、ColAdr CB(图10(3))，使列地址选通信号和输出使能信号成为L读取管理信息CF1、CF2(图10(6))，再生成各个管理信息指定的数据存储区中所存储的同步块内的同一字节位置的列地址ColAdr 1、ColAdr 2(图10(3))，使列地址选通信号和输出使能信号成为L读取订正处理对象数据。接着，连续行地址存取部144自动生成同步块号为第三和第四的同步块被存储着的行地址RowAdr+1(图10(3))，使行地址选通信号成为L对DRAM11进行存取操作，列地址存取电路145生成存储着管理对应于同步块号为第三和第四的数据块存储区的管理信息的列地址ColAdr CA、ColAdr CB(图10(3))，使列地址选通信号和输出使能信号成为L读取管理信息CF3、CF4(图10(6))，再生成各个管理信息指定的数据块存储区中所存储的同步块内同一字节位置的列地址ColAdr 3、ColAdr 4，使列地址选通信号和输出使能信号成为L读取订正处理对象数据。下面重复同样的存取过程直到最后的第149同步块，从而使DRAM存取部14由DRAM11读取为进行外符号差错订正处理所需的数据。然后，第二差错订正电路52输入依靠这种连续存取由DRAM11读出的数据，参照由第一差错订正电路12所赋于的内符号差错订正中的订正结果代码进行外符号的差错订正处理，DRAM存取部14则将订正结果在DRAM11上重写。同时第二差错订正电路52为按订正结果进行修改处理，向管理信息生成电路53发出相应的管理信息重写指令，管理信息生成电路53生成管理信息输出给DRAM存取部14，DRAM存取部4重写DRAM11上的管理信息。这些重写存取处理与本发明第二实施例的第一操作模式为同样的操作。

由DRAM11读取同步块的存取处理与本发明第二实施例的第一操作模式作同样的操作。

按照上述这样的本发明第二实施例的操作模式，依靠在同一页面方式内实现参照按第二差错订正电路52中的外符号订正结果重写的管理信息来进行同步块的写入和读出存取处理，就使得有可能在一次页面方式中进行与第一操作模式不相同的修改处理，而且在将同步块与管理信息存储在同一DRAM中的条件下，还使对DRAM的访问次数成为最小。

而且在外符号和差错订正存取处理中，在读出全部管理信息之后，由DRAM读也订正处理对象数据亦可，在这种情况下虽然需另外的存储器或寄存器，但对DRAM存取的管理更为简单。

而将DRAM11上的数据重写为由第二差错订正电路52得到的订正的结果，或者，将DRAM11上的管理信息重写为管理信息生成电路53生成的管理信息，也可以仅借助写入-循环过程将修改后的数据或管理信息写入DRAM11来实现，在这种情况下对DRAM11的存取次数会更少。不过此时需要有另外的存储器或寄存器。

现在对在如图5所示结构的数据存储装置中，本发明第二实施例的三种操作模式中的第三操作模式作如下说明。

在将同步块写入DRAM11中时，首先，第一差错订正电路12输入包含77字节的数据部分和8字节的奇偶校验部分的总计85字节的同步块，进行内符号差错订正处理，将对于该同步块的数据差错的可靠性信息经编码的订正结果代码赋于差错订正后的同步块上以78字节输出给存储选择电路51。存储选择电路51，在如果被赋于输入的同步块上的订正结果代码的内容不能保证数据的可靠性时，判断为不将该同步块写入DRAM11中，即不输出同步块。而对于被判断为可以写进DRAM11的同步块，则输出到DRAM存取部14，然后以与本发明的第二实施例的第一操作模式或第二模式同样的操作，由DRAM存取部14写入DRAM11。

按照上述这样的本发明第二实施例的第三操作模式，借助设置存储选择电路51，在不进行外符号差错订正时，由于不将不能保证可靠性的同步块写入DRAM11中，就可以不从DRAM11中读出可靠性不能保证的同步块。

而且，设置存储选择电路51在不将不能保证可靠性的同步块写入DRAM11方面也可以进行外符号的差错订正，在这种情况下能保证数据的更高的可靠性。但这时存在有外符号差错订正处理中所需数据不齐全的可能性。

Claims

1.数据存储装置，包括：

第一差错订正装置，用于接收作为差错订正代码的一个处理单位并且具有数据部分和用于差错订正的奇偶校验部分的数据块，相对于接收到的数据块执行差错订正处理，将作为差错订正处理的结果得到的数据的可靠性信息赋予经过了差错订正处理的数据块，再输出一个数据块；

用于存储所述第一差错订正装置输出的数据块的随机存取存储器RAM，所述RAM具有二维矩阵地址空间并以行地址为单位进行存取；

行地址存取装置，相对于所述第一差错订正装置输出的数据块生成所述RAM上设定的数据块存储区的行地址对RAM进行存取处理；

列地址初始值生成装置，相对于所述第一差错订正装置输出的数据块生成由所述行地址存取装置存取的RAM行地址上的数据块存储区的列地址初始值；

连续列地址存取装置，根据所述列地址初始值生成所述数据块存储区的连续列地址，从而对所述数据块存储区进行数据块的读出或写入的存取操作。

2.权利要求1的数据存储装置，其特征在于，在所述RAM的一个行地址上提供有多个数据块存储区，所述数据存储装置还包括：

管理信息生成装置，生成并输出用于指定行地址上多个数据块存储区中某一个的管理信息；以及

列地址存取装置，生成用于存储由所述RAM中的所述管理信息生成装置输出的管理信息的列地址，对所述RAM进行所述管理信息的写入和读出的存取操作，

所述行地址存取装置对于所述管理信息生成装置生成的所述管理信息生成与被管理的所述RAM上的数据块存储区相同的行地址以便对所述RAM进行存取操作，

所述列地址初始值生成装置生成由所述列地址存取装置读出的所述管理信息指定的所述RAM上的数据块存储区的列地址初始值。

3.权利要求2的数据存储装置，还包括：

连续行地址存取装置，按预先设定的控制顺序自动生成连续的行地址对所述RAM进行存取操作；以及

第二差错订正装置，参照由所述第一差错订正装置赋予的关于数据可靠性的信息对从所述RAM读出的数据进行第二差错订正处理，根据第二差错订正处理的结果对所述管理信息生成装置发出重写所述RAM中存储的管理信息的指令，

所述列地址存取装置生成由所述连续列地址存取装置存取的所述RAM上的列地址处数据块存储区内的列地址，在所述第二差错订正装置和所述RAM之间进行数据读出或写入的存取操作。

4.权利要求3的数据存储装置，其特征在于，所述列地址存取装置读出由所述列地址存取装置或所述连续列地址存取装置存取的所述RAM的列地址中存储的管理信息，再生成由管理信息指定的具有同一列地址的数据块存储区内的列地址，从而在所述第二差错订正装置和所述RAM之间进行数据读出或写入的存取操作。

5.权利要求1-4任一项的数据存储装置，其特征在于，所述笫一差错订正装置接收的数据块的数据部分是动画图象数据，并且表明动画图象数据图象帧内的结构位置的识别号被赋予由所述第一差错订正装置接收到的数据块中，其中，所述识别号还被赋予所述RAM上设定的数据块存储区中，并且所述列地址存取装置相对于附加在由所述第一差错订正装置输出的数据块上的所述识别号单一地生成具有对应数据块存储区的所述RAM上的列地址从而对所述RAM进行存取操作。

6.权利要求5的数据存储装置，还包括存储选择装置，在根据赋予由所述第一差错订正装置输出的数据块上的可靠性信息确定数据块具备可靠性时，通过将数据块输出到所述列地址存取装置，和在确定数据块不具备可靠性时不将数据块输出到所述列地址存取装置，从而选择是否将数据块存储于所述RAM中。