KR100439029B1 - 씨디엠에이 통신시스템의 병렬 디인터리버 및 그를 구비한수신기 - Google Patents

씨디엠에이 통신시스템의 병렬 디인터리버 및 그를 구비한수신기 Download PDF

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Abstract

본 발명은 IS-2000 표준에 따라 작동하는 코드분할다중접속(CDMA : Code Division Multiplex Access) 통신 기지국에 사용되며, 적은 수의 복호기로 많은 채널에 대한 복호를 지원하는 디인터리버 및 그를 구비한 수신기에 관한 것이다.
본 발명에 따른 디인터리버는, 인터리빙된 데이터 심볼이 입력되면 상기 데이터 심볼의 입력순서정보를 이용하여 디인터리빙 쓰기 주소를 발생하는 디인터리버 쓰기 주소 발생기와 상기 입력 데이터 심볼과 상기 디인터리빙 쓰기 주소가 각각 입력되는 다수의 디인터리빙 메모리들로 이루어지며, 상기 인터리빙된 입력 데이터 심볼을 상기 디인터리빙 쓰기 주소에 의해 결정된 디인터리빙 메모리의 쓰기 주소에 기록하는 디인터리빙 메모리 블록과 상기 데이터 심볼이 기록된 상기 디인터리빙 메모리 블록의 다수의 디인터리빙 메모리들에게 읽기 선택신호와 읽기 주소를 출력하여 상기 입력 데이터 심볼의 부호화율의 역수 개에 해당하는 디인터리빙 메모리들로부터 데이터 심볼이 동시에 읽혀져서 상기 채널 복호기로 제공되도록 하는 디인터리버 읽기 주소 발생기를 포함한다.

Description

씨디엠에이 통신시스템의 병렬 디인터리버 및 그를 구비한 수신기 { Parallel de-interleaver and receiver including the de-interleaver in CDMA transfer system }
본 발명은 IS-2000 표준에 따라 작동하는 코드분할다중접속(CDMA : Code Division Multiplex Access) 통신 기지국에 사용되는 디인터리버에 관한 것으로서, 보다 상세하게는 적은 수의 복호기로 많은 채널에 대한 복호를 지원하는 블록 디인터리버 및 그를 구비한 수신기에 관한 것이다.
통신 시스템의 채널에서 생기는 오류를 수신측에서 교정하려면 송신측에서는 데이터 비트에 부가적 비트(오류정정부호)를 추가하여 전송하고, 수신측에서는 이 오류정정부호를 참조하여 채널에서 생기는 오류를 정정해야 한다. 이렇게 송신측에서 데이터 비트에 오류정정부호를 더하여 데이터 심볼을 생성하는 방법에는 블록 부호화방법과 길쌈 부호화방법이 있다. 블록 부호화 방법은 일정한 길이의 데이터 비트에 그에 따른 부가적 비트를 더하여 데이터를 생성하는 방법이고, 길쌈 부호화 방법은 데이터의 길이가 정해져 있지 않고 연속적으로 데이터 비트가 부호화기에 입력되면 데이터 심볼이 출력되며, 그때 그때의 출력값이 내부 메모리값에 의해 결정되는 방법이다. 데이터 비트에 오류정정부호를 더하여 데이터 심볼을 생성할 경우, 데이터 비트와 오류정정비트의 길이에 따라 부호화율이 결정되며, 이 부호화율이 작을수록 오류정정 능력은 증가한다. 부호화율(R)은 부호화기의 입력 데이터 비트수(k)와 부호화기의 출력 데이터 심볼의 비트수(n)의 비로서, R=k/n 이다.
통신 시스템에서 데이터 전송경로 등의 환경에 따라 통신 데이터에 연속적인 에러들이 발생하는 경우가 있다. 이럴 경우에는 데이터 비트에 오류정정부호를 추가하는 것만으로는 오류정정을 할 수 없으며, 이럴 경우를 대비하여 송신측에서는 전송 데이터의 순서를 규정된 임의의 순서로 재배열하여 전송하고, 수신측에서는 수신된 데이터의 순서를 원래의 순서로 재배열하여 수신하는 방법을 사용한다. 송신측에서 전송 데이터의 순서를 규정된 임의의 순서로 재배열시키기 위한 장치를 인터리버(interleaver)라고 하고, 그리고 수신 데이터의 순서를 원래의 순서로 재배열시키기 위한 장치를 디인터리버(de-interleaver)라고 한다.
즉, 통신시스템의 송신기는 부호화기와 인터리버를 포함하고, 수신기는 디인터리버와 복호화기를 포함한다. 부호화기는 한 번에 입력되는 데이터 비트와 오류정정부호를 더하여 데이터 심볼을 생성하고 그 데이터 심볼은 병렬-직렬 변환을 통해 인터리버에 입력된다. 인터리버는 일정량의 데이터 심볼을 메모리에 쓰는 방법과 읽는 방법을 서로 다르게 하는 블록 인터리버가 주로 사용된다. 디인터리버는 수신된 입력 데이터 심볼을 쓰기 주소에 따라 메모리에 저장한 후 읽기 주소에 따라 읽고 직렬-병렬 변환을 통해 복호화기에 입력하고, 복호화기는 오류정정부호를 이용하여 원 데이터를 복원한다.
이러한 일반적인 수신기가 도 1에 도시되어 있다. 수신기는 디인터리버 쓰기 주소 발생기(11)와, 디인터리버 메모리(12), 디인터리버 읽기 주소 발생기(13),직렬-병렬 변환기(14), 및 채널 복호기(15)를 포함한다.
수신된 입력 데이터 심볼은 디인터리버 쓰기 주소 발생기(11)가 지정하는 주소(wr_addr)에 순차적으로 저장된다. 디인터리버 메모리(12)에 모든 입력 데이터 심볼이 저장된 후 디인터리버 읽기 주소 발생기(13)가 지정하는 주소(rd_addr)에 따라 순차적으로 심볼을 읽은 후 부호화율에 따른 직렬-병렬 변환기(14)를 거쳐 부호화율의 역수 개에 해당하는 심볼을 동시에 채널 복호기(15)에 입력하여 복호를 수행한다.
도 2와 도 3은 부호화율에 따른 디인터리버와 직렬-병렬 변환기, 및 채널 복화기의 동작 타이밍도이다.
도 4는 입력 데이터 심볼의 입력 주소를 비트 리버설(reversal)하여 디인터리버 읽기 주소를 생성하는 디인터리버 읽기 주소 발생기를 도시한 도면으로서, 이는 입력 데이터 심볼이 입력되면 카운트하는 이진 카운터(counter)(41)와, 이진 카운터의 카운트값을 비트 리버설(reversal)하여 읽기 주소를 출력하는 비트 반전기(42)를 포함한다. 데이터 심볼이 입력될 때마다 이진 카운터(counter)(41)가 동작하여 한 비트씩 가산되고, 이것이 데이터 심볼의 입력 순서이다. 이 데이터 심볼의 입력 순서는 비트 반전기(42)를 거쳐 입력 주소의 최하위 비트값은 최상위 비트로, 입력 주소의 최상위 비트값은 최하위 비트로 반전되어 출력된다. 이 비트 반전기(42)에서 출력되는 값이 디인터리버 읽기 주소가 된다.
예를 들어 설명하면, 인터리버는 데이터 심볼의 순서를 이진수 형태로 표현한 후 역방향으로 비트를 읽음으로 인터리빙을 수행한다. 디인터리버도 인터리버와 같은 방법에 의해 수행된다. 먼저, 데이터 심볼이 입력되면 입력 순서대로 디인터리버 메모리에 저장된다. 크기가 256개인 디인터리버(L=8)가 모두 저장되면 입력순서의 이진 데이터를 비트 리버설하여 출력 주소를 얻는다. 즉, 데이터 심볼의 입력 순서 0, 1, 2, ~ , 255를 이진 데이터로 표현하면 (0000_0000)2, (0000_0001)2, (0000_0010)2, ~ , (1111_1111)2가 된다. 이때, 디인터리버의 출력은 위의 이진수 데이터를 비트 리버설(reversal)하여 얻어지는 바, (0000_0000)2, (1000_0000)2, (0100_0000)2, ~ , (1111_1111)2, 즉 메모리 주소 0, 128, 64, ∼, 255에 저장된 데이터 심볼이 출력된다.
도 2는 부호화율이 1/4인 경우 디인터리버와 직렬-병렬 변환기 및 채널 복호기의 동작 타이밍도이다. 디인터리버 메모리(12)에 모든 입력 데이터 심볼이 저장된 상태에서 디인터리버 동작 클럭의 첫 번째 주기(T1)부터 디인터리버 읽기 주소(Arsi0, ..., Arsi3, Ars(i+1)0, ..., Ars(i+1)3, Ars(i+2)0, ... )가 입력되면, 그 다음 주기(T2)부터 전 주기에 입력된 디인터리버 읽기 주소에 따른 디인터리버 데이터(rsi0, ..., rsi3, rs(i+1)0, ..., rs(i+1)3, ...)가 읽혀서 출력된다. 이 디인터리버 데이터는 직렬-병렬 변환기(14)로 출력되는데, 직렬-병렬 변환기(14)는 부호화율의 역수(도 2의 경우 4)개의 데이터를 입력받아서 동시에 채널 복호기(15)로 출력한다. 채널 복호기(15)는 직렬-병렬 변환기(14)로부터 부호화율의 역수에 해당하는 데이터가 모두 입력되면 동작하여 채널 복호를 수행한다.
도 3은 부호화율이 1/2인 경우 디인터리버와 직렬-병렬 변환기, 및 채널 복호기의 동작 타이밍도이다. 디인터리버 메모리에 모든 입력 심볼이 저장된 상태에서 디인터리버 동작 클럭의 첫 번째 주기(T1)부터 디인터리버 읽기 주소(Arsi0, Arsi1, Ars(i+1)0, Ars(i+1)1, Ars(i+2)0, ... )가 입력되면, 그 다음 주기(T2)부터 전 주기에 입력된 디인터리버 읽기 주소에 따른 디인터리버 데이터(rsi0, rsi1, rs(i+1)0, rs(i+1)1, rs(i+2)0, ... )가 읽혀서 출력된다. 이 디인터리버 데이터는 직렬-병렬 변환기로 출력되는데, 직렬-병렬 변환기는 부호화율의 역수(도 3의 경우는 2)개의 데이터를 동시에 채널 복호기로 출력한다. 채널 복호기는 직렬-병렬 변환기로부터 부호화율의 역수 개에 해당하는 데이터가 모두 입력되면 동작하여 채널 복호를 수행한다.
위와 같이, 종래의 통신 시스템의 수신기는 입력 데이터 심볼의 부호화율에 따라 채널 복호기의 동작 주파수가 변화하며, 디인터리버에서 복호기의 동작에 필요한 데이터 심볼을 읽어서 직렬-병렬 변환을 하는 동안 채널 복호기는 아무런 동작을 하지 않고 대기하여야 한다. 종래의 통신 시스템의 수신기에서 하나의 패킷에 대한 복호 과정에 소요되는 총 시간은 아래의 수학식 1과 같다.
여기서, Tpacket bits는 총 소요시간, Packet Bits는 복호할 패킷의 총 비트수, α는 복호 처리에 필요한 여유 비트수, R은 부호화율, CLK는 복호기를 포함한 수신기 동작 클럭의 한 주기이다. 즉, 하나의 패킷을 처리하는데 필요한 총 소요시간은 부호화율의 역수에 비례하여 증가하고, 따라서 부호화율에 따라 일정시간동안 처리 가능한 패킷의 수가 제한된다.
따라서, 종래의 통신시스템의 수신기는 부호화율이 작으면 작을수록 오류정정 능력을 향상시킬 수 있으나, 부호화율의 역수에 비례하여 복호에 필요한 시간이 증가하기 때문에 자원이 낭비되는 문제점이 있다.
본 발명의 목적은, 여러 채널 심볼에 대한 복호를 시분할로 처리하여 채널 수보다 작은 수의 채널 복호기를 사용하여 모든 채널의 복호를 처리하는 통신 시스템에서, 채널 복호기가 부호화율의 역수 배만큼 지연되는 지연시간을 제거하여 자원 낭비없는 병렬 디인터리버 및 그를 구비한 수신기를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 CDMA 통신시스템의 병렬 디인터리버는, 인터리빙된 데이터 심볼이 입력되면 상기 데이터 심볼의 입력순서정보를 이용하여 디인터리빙 쓰기 주소를 발생하는 디인터리버 쓰기 주소 발생기와, 상기 입력 데이터 심볼과 상기 디인터리빙 쓰기 주소가 각각 입력되는 다수의 디인터리빙 메모리들로 이루어지며, 상기 인터리빙된 입력 데이터 심볼을 상기 디인터리빙 쓰기 주소에 의해 결정된 디인터리빙 메모리의 쓰기 주소에 기록하는 디인터리빙 메모리블록과, 상기 데이터 심볼이 기록된 상기 디인터리빙 메모리 블록의 다수의 디인터리빙 메모리들에게 읽기 선택신호와 읽기 주소를 출력하여 상기 입력 데이터 심볼의 부호화율의 역수 개에 해당하는 디인터리빙 메모리들로부터 데이터 심볼이 동시에 읽혀져서 상기 채널 복호기로 제공되도록 하는 디인터리버 읽기 주소 발생기를 포함한 것을 특징으로 한다.
또한, 본 발명에 따른 CDMA 통신시스템의 병렬 디인터리버를 구비한 수신기는, 인터리빙된 데이터 심볼이 입력되면 상기 데이터 심볼의 입력순서정보를 이용하여 디인터리빙 쓰기 주소를 발생하는 디인터리버 쓰기 주소 발생기와, 상기 입력 데이터 심볼과 상기 디인터리빙 쓰기 주소가 각각 입력되는 다수의 디인터리빙 메모리들로 이루어지며, 상기 인터리빙된 입력 데이터 심볼을 상기 디인터리빙 쓰기 주소에 의해 결정된 디인터리빙 메모리의 쓰기 주소에 기록하는 디인터리빙 메모리 블록과, 상기 데이터 심볼이 기록된 상기 디인터리빙 메모리 블록의 다수의 디인터리빙 메모리들에게 읽기 선택신호와 읽기 주소를 출력하여 상기 입력 데이터 심볼의 부호화율의 역수 개에 해당하는 디인터리빙 메모리들로부터 데이터 심볼이 동시에 읽혀지도록 하는 디인터리버 읽기 주소 발생기와, 상기 디인터리빙 메모리 블록의 디인터리빙 메모리들로부터 출력되는 부호화율의 역수 개에 해당하는 데이터 심볼을 입력받아 채널 복호를 수행하는 원 데이터를 얻는 채널 복호기를 포함한 것을 특징으로 한다.
도 1은 일반적인 CDMA 통신시스템의 수신기를 도시한 구성도,
도 2는 부호화율이 1/4인 경우 디인터리버와 직렬-병렬 변환기, 및 채널 복호기의 동작 타이밍도,
도 3은 부호화율이 1/2인 경우 디인터리버와 직렬-병렬 변환기, 및 채널 복호기의 동작 타이밍도,
도 4는 입력 데이터 심볼의 입력 주소를 비트 리버설(reversal)하여 디인터리버 읽기 주소를 생성하는 디인터리버 읽기 주소 발생기의 내부 구성도,
도 5는 본 발명에 따른 병렬 디인터리버를 구비한 CDMA 통신시스템의 수신기의 구성도,
도 6은 도 5에 도시된 디인터리버 쓰기 주소 발생기의 내부 구성도,
도 7은 본 발명에 따른 디인터리버와 채널 복호기의 동작 타이밍도이다.
※ 도면의 주요 부분에 대한 부호의 설명 ※
510 : 디인터리버 쓰기 주소 발생기
520, 530 : 디인터리버 메모리 블록
521∼524, 531∼534 : 디인터리버 메모리
540 : 디인터리버 읽기 주소 발생기
550 : 채널 복호기
이하, 첨부한 도면을 참고로 하여 본 발명의 CDMA 통신시스템의 병렬 디인터리버 및 그를 구비한 수신기를 설명하면 다음과 같다.
도 5는 본 발명에 따른 병렬 디인터리버를 구비한 CDMA 통신시스템의 수신기의 구성도이다. 본 발명은 수신 데이터 심볼을 디인터리버 메모리에 병렬-디인터리빙하여 쓰고, 다 쓴 후에는 순차적인 읽기를 한다.
도 5를 참조하면 병렬 디인터리버를 구비한 CDMA 통신시스템의 수신기는, 병렬-디인터리빙 쓰기 주소를 발생하는 디인터리버 쓰기 주소 발생기(510)와, 각각 4개의 디인터리버 메모리(521, 522, 523, 524, 531, 532, 533, 534)로 이루어져 입력 데이터 심볼이 저장되는 두 개의 디인터리버 메모리 블록(520, 530)과, 각 디인터리버 메모리 블록(520, 530)을 구성하는 4개의 디인터리버 메모리(521 ∼ 524, 531 ∼ 534)로부터 동시에 그리고 순차적으로 데이터 심볼을 읽어내도록 순차적인 읽기 주소를 발생하는 디인터리버 읽기 주소 발생기(540), 및 하나의 디인터리버 메모리 블록을 구성하는 4개의 디인터리버 메모리로부터 동시에 그리고 순차적으로 입력되는 데이터 심볼을 복호하는 채널 복호기(550)로 이루어진다. 각 디인터리버 메모리 블록(520, 530)을 구성하는 4개의 디인터리버 메모리에 데이터 심볼이 순차적으로 써지고, 다 써진 후에는 일괄적으로 읽혀져서 채널 복호기(550)에게 전달된다.
디인터리버 메모리 블록 Ⅰ(520)과 디인터리버 메모리 블록 Ⅱ(530)은 쓰기 동작과 읽기 동작을 번갈아 가면서 수행하는 바, 디인터리버 메모리 블록 Ⅰ(520)이 병렬 디인터리빙 쓰기 동작을 하는 동안에는 디인터리버 메모리 블록 Ⅱ(530)은 일괄 읽기 동작을 한다. 그리고, 디인터리버 메모리 블록 Ⅰ(520)에 데이터 심볼이 모두 써지고 디인터리버 메모리 블록 Ⅱ(530)의 데이터 심볼이 모두 읽혀진 후에는, 디인터리버 메모리 블록 Ⅰ(520)이 일괄 읽기 동작을 하고 디인터리버 메모리 블록 Ⅱ(530)은 병렬 디인터리빙 쓰기 동작을 한다.
도 6은 도 5에 도시된 디인터리버 쓰기 주소 발생기의 내부 구성도로서, L+1(여기서, 디인터리빙할 데이터 심볼의 개수가 2L) 비트의 이진 카운터(511)와, 이진 카운터(511)의 출력값 중 최상위 비트를 제외한 나머지 비트들을 입력받아 비트 리버설(reversal)하고, 상기 최상위 비트는 그대로 내려받아 디인터리버 쓰기 주소(60)를 생성하는 비트 반전기(512)를 포함한다.
디인터리버 쓰기 주소(60)는 디인터리버 메모리 블록 쓰기 선택신호(61)와, 디인터리버 메모리 쓰기 선택신호(62)와, 디인터리버 메모리 쓰기 주소(63)로 이루어진다. 디인터리버 메모리 블록 쓰기 선택신호(61)는 이진 카운터(511)의 출력값 중 최상위 비트를 그대로 내려받은 값으로서, 디인터리버 메모리 블록 Ⅰ(520)과 디인터리버 메모리 블록 Ⅱ(530)을 선택하는 신호이다. 디인터리버 메모리 쓰기 선택신호(62)는 비트 반전기(512)의 출력값 중 상위 2비트값으로서, 디인터리버 메모리 블록 쓰기 선택신호(61)에 의해 선택된 디인터리버 메모리 블록을 구성하는 4개의 디인터리버 메모리 중 하나를 선택하는 신호이다. 디인터리버 메모리 쓰기 주소는 비트 반전기(512)의 출력값 중 상위 2비트를 제외한 나머지 비트값으로서, 디인터리버 메모리 블록 쓰기 선택신호(61)와 디인터리버 메모리 쓰기 선택신호(62)에 의해 선택된 디인터리버 메모리의 실제 쓰기 주소값이다.
도 5 내지 도 6을 참조하여 본 발명에 따른 병렬 디인터리버의 디인터리빙 방법을 설명하면 다음과 같다.
도 6에 도시된 바와 같은 디인터리버 쓰기 주소 발생기(510)가 디인터리버 메모리 블록 쓰기 선택신호(61)와 디인터리버 메모리 쓰기 선택신호(62)와 디인터리버 메모리 쓰기 주소(63)로 이루어진 디인터리버 쓰기 주소를 출력하면, 선택된 하나의 디인터리버 메모리에만 해당 디인터리버 쓰기 주소에 입력 데이터 심볼이 저장된다. 각 디인터리버 메모리 블록Ⅰ, Ⅱ(520, 530)에 저장되는 데이터 심볼의 양은 종래의 디인터리버 메모리의 크기와 동일하다.
디인터리버 읽기 주소 발생기(540)는 순차적인 읽기 주소와 읽기 선택신호를 출력하는데, 읽기 선택신호는 디인터리버 메모리 블록과 해당 디인터리버 메모리 블록을 구성하는 디인터리버 메모리 중 부호화율의 역수개(2개 또는 4개)의 디인터리버 메모리를 선택한다. 그러면, 선택된 디인터리버 메모리들의 해당 읽기 주소에 저장된 부호화율의 역수개의 데이터 심볼이 한꺼번에 채널 복호기(550)에 입력된다.
도 6을 참조하면서 디인터리버 쓰기 주소를 생성하는 방법을 예를 들어 설명한다. 먼저, 디인터리빙할 데이터 심볼의 개수가 256인 경우, L값은 8이 되며, 이때 9비트 이진 카운터가 입력되는 데이터 심볼을 카운트한다. 입력순서 0, 1, 2, 3, ∼, 251, 252, 253, 254, 255의 데이터 심볼이 입력되면 9비트 이진 카운터는 (0_0000_0000)2, (0_0000_0001)2, (0_0000_0010)2, (0_0000_0011)2, ~,(0_1111_1011)2, (0_1111_1100)2, (0_1111_1101)2, (0_1111_1110)2, (0_1111_1111)2 을 출력한다. 이 이진 카운터의 출력값이 비트 반전기(512)를 통과하면, (0_0000_0000)2, (0_1000_0000)2, (0_0100_0000)2, (0_1100_0000)2, ~ ,(0_1101_1111)2, (0_0011_1111)2, (0_1011_1111)2, (0_0111_1111)2, (0_1111_1111)2 와 같은 디인터리버 쓰기 주소가 얻어진다. 이 디인터리버 쓰기 주소 중 상위 세 비트는 디인터리버 메모리 블록과 디인터리버 메모리를 선택하는 데 이용된다.
위의 디인터리버 쓰기 주소들은 최상위 비트가 모두 0이므로 모두 디인터리버 메모리 블록 Ⅰ(520)에 저장되는데, 첫 번째 (0_0000_0000)2 는 디인터리버 메모리 Ⅰ-0(521)의 (00_0000)2번지에, (0_1000_0000)2 는 디인터리버 메모리 Ⅰ-2(523)의 (00_0000)2번지에, (0_0100_0000)2 는 디인터리버 메모리 Ⅰ-1(522)의 (00_0000)2번지에, (0_1100_0000)2 는 디인터리버 메모리 Ⅰ-3(524)의 (00_0000)2번지에 저장된다. 그리고, (0_1101_1111)2 는 디인터리버 메모리 Ⅰ-3(524)의 (01_1111)2번지에, (0_0011_1111)2 는 디인터리버 메모리 Ⅰ-0(521)의 (11_1111)2번지에, (0_1011_1111)2 는 디인터리버 메모리 Ⅰ-2(523)의 (11_1111)2번지에,(0_0111_1111)2 는 디인터리버 메모리 Ⅰ-1(522)의 (11_1111)2번지에, (0_1111_1111)2 는 디인터리버 메모리 Ⅰ-3(524)의 (11_1111)2번지에 기록된다.
이렇게 디인터리버 메모리 블록 Ⅰ(520)에 데이터 심볼의 입력이 모두 완료되면, 그 다음부터 입력되는 데이터 심볼들은 카운터 출력값의 최상위 비트가 1이므로 디인터리버 메모리 블록 Ⅱ(530)의 4개의 디인터리버 메모리에 위의 설명과 동일한 방법으로 기록된다.
디인터리버 메모리 블록 Ⅱ(530)에 데이터 심볼이 기록되는 동안에 디인터리버 메모리 블록 Ⅰ(520)에 기록된 데이터 심볼은 읽혀지는데, 이때 디인터리버 메모리 읽기 주소 발생기(540)에서 발생한 디인터리버 메모리 읽기 주소를 이용한다. 디인터리버 메모리 읽기 주소 발생기(540)는 L-2 비트의 이진 카운터를 사용하여 읽기 주소를 발생시키고, 디인터리버 쓰기 주소 발생기(510)에서 출력되는 디인터리버 메모리 블록 선택 신호를 반전시켜서 디인터리버 메모리 블록 읽기 선택신호로 사용한다.
도 7은 본 발명의 디인터리버 읽기 주소 발생기에서 생성되는 디인터리버 읽기 주소와 디인터리버 메모리의 출력 및 복호기의 동작 타이밍도이다.
하나의 디인터리버 메모리 블록에 입력 데이터 심볼이 저장된 상태에서, 디인터리버 읽기 동작 클럭의 첫 번째 주기(T1)부터 디인터리버 읽기 주소(Arsi, Ars(i+1), Ars(i+2), Ars(i+3), ... )가 입력되면, 그 다음 주기(T2)부터 전 주기에입력된 디인터리버 읽기 주소에 따른 디인터리버 데이터(rsi0∼3, rs(i+1)0∼3, rs(i+2)0∼3, rs(i+3)0∼3, ... )가 4개의 디인터리버 메모리들로부터 동시에 읽혀서 출력된다. 이 동시에 읽혀진 디인터리버 메모리들의 출력값은 채널 복호기(550)에게 입력되고, 채널 복호기는 이 동시에 입력되는 디인터리버 데이터를 이용하여 채널 복호한다. 여기서는 부호화율이 1/4이어서 4개의 디인터리버 데이터가 동시에 복호기로 입력되는 것으로 예를 들었으나, 부호화율이 1/2인 경우에는 부호화율의 역수(2)개씩 즉, 디인터리버 메모리 Ⅰ-0(521)과 디인터리버 메모리 Ⅰ-1(522)이 선택되고, 디인터리버 메모리 Ⅰ-2(523)와 디인터리버 메모리 Ⅰ-3(524)이 서로 번갈아 가면서 선택되어 채널 복호기로 입력된다.
따라서, 채널 복호기는 부호화율에 상관없이 항상 디인터리버 동작 클럭과 동일한 주기로 동작하며, 부호화율에 상관없이 채널 복호에 필요한 데이터가 한꺼번에 채널 복호기로 입력되기 때문에 지연없이 매 동작 클럭마다 채널 복호가 이루어진다.
이상, 설명한 바와 같이 본 발명에 따르면 병렬 디인터리버 메모리에 데이터 심볼을 저장하고 부호화율의 역수개에 해당하는 데이터 심볼을 한꺼번에 읽어서 채널 복호기에 제공하기 때문에, 채널 복호기는 부호화율의 역수 배에 해당하는 지연시간없이 매 동작 클럭마다 채널 복호가 이루어질 수 있어서, 기존의 시스템에 비해 부호화율의 역수 배만큼 복호 속도를 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 인터리빙된 데이터 심볼을 입력받아 디인터리빙하여 채널 복호기로 제공하는 CDMA 통신시스템의 디인터리버에 있어서,
    상기 인터리빙된 데이터 심볼이 입력되면 상기 데이터 심볼의 입력순서정보를 이용하여 디인터리빙 쓰기 주소를 발생하는 디인터리버 쓰기 주소 발생기와;
    상기 입력 데이터 심볼과 상기 디인터리빙 쓰기 주소가 각각 입력되는 다수의 디인터리빙 메모리들로 이루어지며, 상기 인터리빙된 입력 데이터 심볼을 상기 디인터리빙 쓰기 주소에 의해 결정된 디인터리빙 메모리의 쓰기 주소에 기록하는 디인터리빙 메모리 블록과;
    상기 데이터 심볼이 기록된 상기 디인터리빙 메모리 블록의 다수의 디인터리빙 메모리들에게 읽기 선택신호와 읽기 주소를 출력하여 상기 입력 데이터 심볼의 부호화율의 역수개에 해당하는 디인터리빙 메모리들로부터 데이터 심볼이 동시에 읽혀져서 상기 채널 복호기로 제공되도록 하는 디인터리버 읽기 주소 발생기를 포함한 것을 특징으로 하는 CDMA 통신시스템의 병렬 디인터리버.
  2. 제 1 항에 있어서, 상기 디인터리빙 메모리 블록을 하나 더 포함하고, 상기 두 개의 디인터리빙 메모리 블록은 쓰기 동작과 읽기 동작을 번갈아 가며 실행하는 것을 특징으로 하는 CDMA 통신시스템의 병렬 디인터리버.
  3. 제 2 항에 있어서, 상기 디인터리빙 쓰기 주소 발생기는,
    상기 인터리빙된 입력 데이터 심볼을 카운트하여 이진 카운트값을 출력하는 L+1(여기서, 디인터리빙할 데이터 심볼의 개수는 2L개) 비트 이진 카운터와;
    상기 L+1 비트 이진 카운터에서 출력되는 이진 카운트값 중 최상위 비트를 제외한 나머지 비트값들을 입력받아 비트 리버설하고, 상기 이진 카운트값의 최상위 비트를 그대로 내려받아 디인터리버 쓰기 주소를 생성하여 상기 쓰기 동작을 실행하는 디인터리버 메모리 블록에게 제공하는 비트 반전기를 포함한 것을 특징으로 하는 CDMA 통신시스템의 병렬 디인터리버.
  4. 제 3 항에 있어서, 상기 디인터리빙 읽기 주소 발생기는,
    상기 디인터리버 쓰기 주소의 최상위 비트값을 리버설하여 읽기 선택신호로 생성하고, 상기 L-2 비트 이진 카운터의 순차적인 출력값을 디인터리버 읽기 주소로 생성하여, 상기 읽기 선택신호와 읽기 주소를 읽기 동작을 실행하는 디인터리버 메모리 블록에게 출력하는 것을 특징으로 하는 CDMA 통신시스템의 병렬 디인터리버.
  5. 원 데이터에 오류정정부호가 추가된 후 인터리빙된 데이터 심볼을 입력받아, 디인터리빙하고 복호하여 원 데이터를 얻어내는 CDMA 통신시스템의 수신기에 있어서,
    상기 인터리빙된 데이터 심볼이 입력되면 상기 데이터 심볼의 입력순서정보를 이용하여 디인터리빙 쓰기 주소를 발생하는 디인터리버 쓰기 주소 발생기와;
    상기 입력 데이터 심볼과 상기 디인터리빙 쓰기 주소가 각각 입력되는 다수의 디인터리빙 메모리들로 이루어지며, 상기 인터리빙된 입력 데이터 심볼을 상기 디인터리빙 쓰기 주소에 의해 결정된 디인터리빙 메모리의 쓰기 주소에 기록하는 디인터리빙 메모리 블록과;
    상기 데이터 심볼이 기록된 상기 디인터리빙 메모리 블록의 다수의 디인터리빙 메모리들에게 읽기 선택신호와 읽기 주소를 출력하여 상기 입력 데이터 심볼의 부호화율의 역수 개에 해당하는 디인터리빙 메모리들로부터 데이터 심볼이 동시에 읽혀지도록 하는 디인터리버 읽기 주소 발생기와;
    상기 디인터리빙 메모리 블록의 디인터리빙 메모리들로부터 출력되는 부호화율의 역수 개에 해당하는 데이터 심볼을 입력받아 채널 복호를 수행하는 원 데이터를 얻는 채널 복호기를 포함한 것을 특징으로 하는 CDMA 통신시스템의 병렬 디인터리버를 구비한 수신기.
  6. 제 5 항에 있어서, 상기 디인터리빙 메모리 블록을 하나 더 포함하고, 상기 두 개의 디인터리빙 메모리 블록은 쓰기 동작과 읽기 동작을 번갈아 가며 실행하는 것을 특징으로 하는 CDMA 통신시스템의 병렬 디인터리버를 구비한 수신기.
  7. 제 6 항에 있어서, 상기 디인터리빙 쓰기 주소 발생기는,
    상기 인터리빙된 입력 데이터 심볼을 카운트하여 이진 카운트값을 출력하는 L+1(여기서, 디인터리빙할 데이터 심볼의 개수는 2L개) 비트 이진 카운터와;
    상기 L+1 비트 이진 카운터에서 출력되는 이진 카운트값 중 최상위 비트를 제외한 나머지 비트값들을 입력받아 비트 리버설하고, 상기 이진 카운트값의 최상위 비트를 그대로 내려받아 디인터리버 쓰기 주소를 생성하여 상기 쓰기 동작을 실행하는 디인터리버 메모리 블록에게 제공하는 비트 반전기를 포함한 것을 특징으로 하는 CDMA 통신시스템의 병렬 디인터리버를 구비한 수신기.
  8. 제 7 항에 있어서, 상기 디인터리빙 읽기 주소 발생기는,
    상기 디인터리버 쓰기 주소의 최상위 비트값을 리버설하여 읽기 선택신호로 생성하고, 상기 L-2 비트 이진 카운터의 순차적인 출력값을 디인터리버 읽기 주소로 생성하여, 상기 읽기 선택신호와 읽기 주소를 읽기 동작을 실행하는 디인터리버 메모리 블록에게 출력하는 것을 특징으로 하는 CDMA 통신시스템의 병렬 디인터리버를 구비한 수신기.
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