CN101068112A - 回旋式交错器/反交错器及地址产生器 - Google Patents

Abstract

本发明提供一种回旋式交错器/反交错器及地址产生器。地址产生器产生的地址可用于自一储存元件内读取数据或写入数据至所述的储存元件。所述的储存元件可规划为数个分支、存储区段及存储单元。所述的地址产生器通过控制数个环状计数器来产生所需地址。地址产生器控制的环状计数器包括有环状分支计数器、环状存储单元计数器、N个环状存储区段计数器。所述的地址产生器还包括一处理器，用以根据前述环状计数器的计数值来产生所需地址。

Description

回旋式交错器/反交错器及地址产生器

技术领域

本发明是有关于一种通讯系统的交错器(interleaver)/反交错器(deinterleaver)，且特别是有关于一种回旋式交错器/反交错器及地址产生器。

背景技术

在通讯系统中，为处理通道对信号造成的影响，接收端通常包括有错误检测及纠错模块。举例来说，李德所罗门(Reed-Solomon，以下简称RS)编码及解码为常用的错误检测及纠错机制。以RS编码后的数据可容忍部分传输错误，并以RS解码得到先前传输的值。

然RS编码/解码的能力有其限制。尤其受到一长串的突发错误(bursterrors)时，RS解码可能失效。突发错误通常发生于通道路径上的干扰，如通道衰减效应(channel fading effect)引起的干扰等。通讯系统中通常采用回旋式交错器及反交错器来避免RS编码后的数据受到突发错误。通常RS编码后的数据会以交错器打乱顺序再送出，接收时以反交错器重新排回打乱前的顺序，再以RS解码器解码。如此便可将长串的突发错误拆成数个分散的错误。

图1显示一通讯系统的示意图，包括有RS编码器102以及回旋式交错器104。RS编码器102用以将一串基频信号SB编码。回旋式交错器104将RS编码后的基频信号串重新排列。重新排列后的数据传输到通道106中，通道106中可能会对数据产生突发错误。回旋式反交错器108将接收到的信号重新排序以打散突发错误，如此可提高RS解码器110对突发错误的容忍度。

图2显示一回旋式交错器的示意图。回旋式交错器具有N个分支，分别标为第0号分支到第N-1号分支。第一个分支标为第0号分支，可由一传输线实现。第2个分支标为第1号分支，具有一先进先出(First-in first-out，FIFO)缓存器，该先进先出缓存器又具有M个存储单元。每一个存储单元皆用以储存一个数据符号(data symbol)。一般来说，存储单元的位数与一个数据符号的位数相同，且M多为一预先设定的整数。第3个分支标为第2号分支，具有2·M个存储单元。依此类推，最后一个分支标为第N-1号分支，具有(N-1)·M个存储单元。交错器接收的数据符号通常已经过通道编码，故交错器接收的数据符号多具有相同的位数。数据符号自交错器的左方缓存器储存，并按照第0号分支至第N-1号的顺序。举例来说，交错器接收的第一个符号送入第0号分支，交错器接收的第二个符号送入第1号分支，以此类推。交错器输出时，自右方缓存器开始输出符号，并亦按照第0号分支至第N-1号分支的顺序。也就是说，第一个输出符号是由第0号分支输出，第二个输出符号为第1号分支输出，第三个输出符号为第2号分支输出，第N个输出符号为第N-1号分支输出。

举例来说，一个(N，M)为(3，1)的回旋式交错器初始化为全部的存储单元皆存“0”，并输入一串符号{1，2，3，4，5，6，7，8，9}。第一个符号送入第0号分支，由于第0号分支为一传输线，故第一个符号直接输出交错器。第二个符号“2”送入第1号分支，存于第1号分支的最左方缓存器，而先前存于第1号分支的符号“0”为交错器的第二个输出符号。第三个符号送入第2号分支，存于第2号分支的最左方缓存器，而先前存于第2号分支的符号“0”为交错器的第三个输出符号。第四个输入符号“4”又送入第0号分支，由于第0号分支为一传输线，故第四个输入符号为第四个输出符号。第五个符号“5”送入第1号分支，存于第1号分支的最左方缓存器，而先前存于第1号分支的符号“2”为交错器的第五个输出符号。第六个符号“6”送入第2号分支，存于第2号分支的最左方缓存器，而先前存于第2号分支的符号“0”为交错器的第三个输出符号。第七个输入符号“7”又送入第0号分支，第七个输入符号为第七个输出符号。第八个符号“8”送入第1号分支，存于第1号分支的最左方缓存器，而先前存于第1号分支的符号“5”为交错器的第八个输出符号。第九个符号“9”送入第2号分支，存于第2号分支的最左方缓存器，而最先前存于第2号分支的符号“3”为交错器的第九个输出符号。因此，输入一串符号{1，2，3，4，5，6，7，8，9}至(3，1)回旋式交错器后，输出的符号为{1，0，0，4，2，0，7，5，3...}。

图3显示一回旋式反交错器的示意图。反交错器通常位于接收端，用以将数据符号的顺序还原为交错前的顺序。因此，反交错器的架构通常与交错器的架构对称。反交错器的第1个分支标为第N-1号分支，具有N-1个存储单元。第2个分支标为第N-2号分支，具有N-2个存储单元。最后一个分支标为第0号分支，可由一传输线实现。反交错器的输入数据由左方输入，并依序自右方的缓存器输出数据。

举例来说，一个(N，M)为(3，1)的回旋式反交错器预先将存储单元皆初始化为“0”，并输入一串由交错器排序过的符号{1，0，0，4，2，0，7，5，3，10，8，6}。第一个输入符号“1”送入第2号分支最左方的缓存器，而存于第2号分支的最右方缓存器内的符号“0”为反交错器的第一个输出符号。第二个输入符号“0”存入第1号分支的缓存器，而原先存于第1号分支的符号“0”为反交错器的第二个输出符号。第三个输入符号“0”送入第0号分支，并直接输出反交错器的第三个输出符号。第四个输入符号“4”送入第2号分支最左方的缓存器，而存于第2号分支的最右方缓存器内的符号“0”为反交错器的第四个输出符号。第五个输入符号“2”存入第1号分支的缓存器，而原先存于第1号分支的符号“0”(第二个输入符号)为反交错器的第五个输出符号。第六个输入符号“0”送入第0号分支，并直接输出符号，为反交错器的第六个输出符号。第七个输入符号“7”送入第2号分支最左方的缓存器，而存于第2号分支的最右方缓存器内的符号“1”(第一个输入符号)为反交错器的第七个输出符号。第八个输入符号“5”存入第1号分支的缓存器，而原先存于第1号分支的符号“2”(第5个输入符号)为反交错器的第八个输出符号。第九个输入符号“3”送入第0号分支，并直接输出符号，为反交错器的第九个输出符号，以下依此类推。因此，输入一串符号{1，0，0，4，2，0，7，5，3，10，8，6}至(3，1)回旋式反交错器后，输出的符号为{0，0，0，1，2，3，4，5，6...}。

上述描述是适用于M＝1的回旋式交错器/反交错器，即每一个存储区段内仅具有一个存储单元，且一个存储单元存一个数据符号。对于M大于1的回旋式交错器/反交错器，每一个存储区段内会具有M个存储单元。因此，每输入一个符号入交错器/反交错器前，原先存于缓存器内的数据会向右位移一个存储单元。对于M大于1的的回旋式交错器/反交错器而言，符号向右位移M个存储单元后相当于位移一个存储区段。

一般来说，图2及图3所示的回旋式交错器及反交错器可用位移缓存器(shift registers)实现。然而，以位移缓存器实现的回旋式交错器/反交错器将耗用大幅电路面积。

因此，电路设计者均希望以较小的面积实现交错器/反交错器。以随机存取内存(random access memory，RAM)搭配有规划的地址产生器实现的交错器/反交错器为较实际的设计。

发明内容

据此，本发明提出一种回旋式交错器/反交错器及地址产生器。

本发明提供的回旋式交错器/反交错器，包括有一个输入端口、一储存元件、一地址产生器及一输出端口。输入端口用以接收输入数据符号，储存元件包括有一个地址输入端口及一数据输入/输出端口。地址产生器产生读取储存元件所需的地址及存数据符号到储存元件所需的地址。输出端口输出的输出符号是由输入端口接收的符号或由一自储存元件读取的符号决定。储存元件可规划为数个分支、存储区段及存储单元。地址产生器通过控制数个环状计数器来产生所需地址。地址产生器控制的环状计数器包括有环状分支计数器、环状存储单元计数器、N个环状存储区段计数器。所述的地址产生器还包括一处理器，用以根据前述环状计数器的计数值来产生所需地址。

本发明同样提供一地址产生器，用以产生一写入地址或一读取地址，其中该写入地址为写入一数据符号至所述的储存元件所需的存储器地址，且所述的读取地址为自所述的储存元件读取一数据符号所需的读取地址；

本发明提供的地址产生器包括：一环状分支计数器，用以产生一计数值i，该计数值i的范围为0至N-1，分别用以代表计数到第0个分支到第N-1个分支，所述的计数值i随着一数据符号存入所述的储存元件而递增或递减；一环状存储单元计数器，用以产生计数值j，该计数值j的范围为0至M-1，当所述的计数值i计数到一计数值I的起始值时，所述的计数值i递增或递减；N个环状存储区段计数器，分别产生计数值C₀，...，C_N-1，其中计数值C_i对应到第i个分支，每一个计数值C_i的范围为0至U_i-1，当计数值j计数到一计数值j的起始值时，每一个计数值C_i递增或递减；一处理器，用以至少根据所述的参数N、所述的计数值i、所述的计数值j以及所述的计数值C_i产生所述的写入地址或所述的读取地址；一输出端口，用以输出相对应于所述的写入地址或所述的读取地址的数据符号。

其中所述的参数N是代表所述的回旋式交错器/反交错器包括的分支数目，所述的参数M代表一存储区段所包括的存储单元数目，所述的参数U_i为一非负整数，用以代表第i个分支所包括的存储区段数目。

本发明通过提供一种回旋式交错器/反交错器及地址产生器，达到了以较小电路面积实现交错器/反交错器的效果。

附图说明

图1为一通讯系统的示意图；

图2为一回旋式交错器的示意图；

图3为一回旋式反交错器的示意图；

图4为根据本发明一实施例的回旋式反交错器40的示意图；

图5为一地址产生器的示意图；

图6为一N为4，M为2的反交错器的示意图；

图7为另一N为4，M为2的反交错器的示意图；

图8为一N为4，M为2的交错器的示意图。

附图标号

102：RS编码器；

104：回旋式交错器；

106：通道；

108：回旋式反交错器；

110：RS解码器；

40：回旋式反交错器；

402：储存元件；

404：地址产生器；

406：储存元件接口；

502：环状分支计数器；

504：环状存储单元计数器；

506：环状存储区段计数器；

508：处理器。

具体实施方式

为使本发明的目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。

本发明虽以较佳实施例揭露如下，但其并非用以限定本发明。本发明的用意在于涵盖所有改变及具有相等性的安排于本发明所欲申请的专利范围的范畴内。此外，为使本发明的精神更易了解，以下实施例包含某些细节。然任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。在某些实施例中，广为人知的方法、程序、组成及电路的细节会被省略以避免模糊本发明的主要精神。

请参照图4，其为本发明一实施例的回旋式反交错器40的示意图。回旋式反交错器40具有一输入端口及一输出端口，还包括有一储存元件402，一地址产生器404及一储存元件接口(memory interface)406。储存元件402包括一地址输入端口及一数据输入/输出端口。地址产生器404产生一地址，该地址为写入数据到储存元件402的地址或自储存元件402读取数据所需的地址，所述的地址可以是写入地址或读取地址。储存元件接口406根据地址产生器404产生的地址决定是否将一输入的符号送至回旋式反交错器40的输出端口。

图5为地址产生器404的示意图。在本实施例中，地址产生器404包括有一环状分支计数器502，一环状存储单元计数器504，N个环状存储区段计数器506以及一处理器508。对应到图2及图3，每一分支的先进先出缓存器可规划为多个存储区段，其中每一存储区段又包括有M个存储单元。其中，环状分支计数器502、环状存储单元计数器504以及环状存储区段计数器506皆可以环状计数器实现。环状计数器为一计数器，可从一最小计数值往上计数至一最大计数值，再重新自最小计数值往上计数；或由一最大计数值往下计数至一最小计数值，再重新自最大计数值往下计数。环状存储单元计数器504的计数值用以在一存储区段内指定一个存储单元。环状分支计数器502提供一计数值i，该计数值i的范围为0至N-1。当有一数据符号存入储存元件时，计数值i会递增或递减。N个环状存储区段计数器506个别对应于N个存储分支，N个环状存储区段计数器中的每一个，是用于在其对应的存储分支内，指定一存储区段。环状存储单元计数器504提供一计数值j。该计数值j的范围为0至M-1。当环状分支计数器502所提供的计数值i返回至起始值时，计数值j递增或递减。N个环状存储区段计数器506的计数值分别为C₀，.，C_n，..，C_N-1。计数值C_i对应到第i号分支，计数值C_i的范围为0至U_i-1。U_i为第i号分支的存储区段数目。当环状存储单元计数器504所提供的计数值j返回至起始计数值时，记数值C_i递增或递减。

其中有一个环状存储区段计数值C₀恒为0，其代表当环状计数器计数到此分支，储存元件接口406将一从回旋式反交错器40的输入端口输入的输入数据符号直接送至回旋式反交错器40的输出端口。处理器508根据所述的参数N、计数值i、计数值j、计数值C₁到C_N以及U₁到U_N产生写入地址或读取地址。

在本发明的一实施例中，处理器508根据公式(1)产生所述的写入地址(或读取地址)ADDR₁：

            ADDR₁＝M·(B_i+C_i)+j              (1)

其中参数B_i＝(N-1)+(N-2)+...+(i+2)+(i+1)，而C_i为第i个环状存储区段计数器的计数值。故，公式(1)亦可写成公式(1.1)的形式：

$\mathrm{ADD}{R}_1=(C_i+\underset{n=i+1}{\overset{N-1}{\mathrm{\Σ}}}{U}_n)\·M+j---\left(1.1\right)$

由公式(1)及公式(1.1)可看出，改变地址ADDR₁的值恰可对应由第N-1号分支到第0号分支的每一存储单元。图6显示一N为4，M为2的反交错器的示意图。根据公式(1)，每一个存储单元皆可按照分支的顺序被编号。编号的顺序为由第3号分支的第一个存储单元/存储区段起编至第0号分支。当输入一串数据符号序列{s1，s2，...，s12}至地址产生器，便可根据公式(1)获得一串ADDR₁地址{(s1，0)，(s2，6)，(s3，10)，(s5，1)，(s6，7)，(s7，11)，(s9，2)，(s10，8)，(s11，10)}。其中小括号右方的数值即代表如图6编号方法的所述的编号的计忆单元。对于数据符号s4，s8以及s12，由于恰为环状分支计数器502计数到第0号分支的时候，故储存元件接口406直接将数据符号送至回旋式反交错器40的输出端口作为输出。当环状分支计数器502计数到第0号分支以外的分支时，储存元件接口406会将数据符号及地址产生器404产生的地址送入储存元件402内，并将此地址的数据送至输出端口作为输出回旋式交错器/反交错器的输出。在图6显示的实施例中，环状存储区段C₁值的范围由0到U₂-1，而环状存储区段C₁值的范围由0到U₃-1，其中U₁＝1，U₂＝2，且U₃＝3。

图7显示另一N为4，M为2的实施例。图7中的存储单元亦按照分支的顺序被编号。编号的顺序为由第3号分支每一存储区段的第0号存储单元起开始编号，编至第1号分支的第一个存储区段的第0号存储单元后，再自第3号分支每一存储区段的第1号存储单元起继续编号。由公式(2)产生ADDR₂的值恰可对应由第3号分支到第0号分支的每一存储单元：

             ADDR₂＝(B_i+C_i)+(j·Δ)          (2)

其中参数B_i＝(N-1)+(N-2)+...+(i+2)+(i+1)，且 $\mathrm{\Δ}=\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}{U}_n=N\·(N-1)/2,$ 亦即所有存储区段内第0号存储单元的数目。公式(2)亦可写为公式(2.1)的形式：

$\mathrm{ADD}{R}_2=(C_i+\underset{n=i-1}{\overset{N-1}{\mathrm{\Σ}}}{U}_n)+j\·\left(\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}{U}_n\right)---\left(2.1\right)$

当输入一串数据符号序列{s1，s2，...，s12}并送至地址产生器，便可根据公式(2)获得一串ADDR₂地址{(s₁，0)，(s₂，3)，(s₃，5)，(s₅，6)，(s₆，9)，(s₇，11)，(s₉，1)，(s₁₀，4)，(s₁₁，5)}。对于数据符号s4，s8以及s12，由于恰为环状分支计数器502计数到第0号分支的时候，故存储元件接口406直接将数据符号送至回旋式反交错器40的输出端口作为输出。当环状分支计数器502计数到第0号分支以外的分支时，储存元件接口406会将输入数据符号及地址产生器404产生的地址送入储存元件402内，并将此地址的数据送至输出端口作为输出回旋式交错器/反交错器的输出。在图7显示的实施例中，环状存储区段C₁值的范围由0到U₂-1，而环状存储区段C₁值的范围由0到U₃-1，其中U₁＝1，U₂＝2，且U₃＝3。

在本发明一实施例中，地址产生器404更包括两缓存器，分别用以储存参数M及N。其中参数N是代表所述的(N，M)回旋式交错器/反交错器包括的分支数目，所述的参数M代表一存储区段所包括的存储单元数目。由于目前的通信标准中采用到各式的交错器/反交错器的参数配置，故参数M及N设计为可调整的参数。举例来说，北美有线电视(the digital cable standards ofNorth American，ITU-T/J.83B)标准中即采用了(N，M)分别为(128，1)，(64，2)，以及(32，4)等不同的参数配置。

由于反交错器是用来将数据还原为经过交错器之前的排列顺序，故反交错器的架构与图4所示的架构相似，惟其地址产生器采用的公式与交错器不同。

图8显示，由公式(3)产生的每一个ADDR₃的值恰可对应由第3号分支到第0号分支的每一计忆单元。

            ADDR₃＝M·(A_i+C_i)+j            (3)

其中，A_i＝1+2+...+(i-2)+(i-1)。因此，公式(3)亦可写为：

${\mathrm{ADDR}}_3=M\·(\underset{n=0}{\overset{i-1}{\mathrm{\Σ}}}{U}_n+C_i)+j---\left(3.1\right)$

公式(3)与公式(1)相异之处在于，存储单元的编号是以自第0号分支到第3号分支的每个存储区段的第0号存储单元编起分支。图8显示(N，M)为(4，2)的实施例。在图8中，存储区段计数器C₁从0数到U₁-1，存储区段计数器C₂从0数到U₂-1，而存储区段计数器C₃从0数到U₃-1，且U₁为＝1，U₂为2，U₃为3。

本发明另提供一产生地址的实施例。公式(4)可用以产生地址ADDR₄。每一ADDR₄的值恰对应由第3号分支到第0号分支的每一计忆单元。

             ADDR4＝(A_i+C_i)+j·Δ            (4)

其中， $\mathrm{\Δ}=\left(\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}{U}_n\right)=N\·(N-1)/2,$ A_i如先前所定义。公式(4)亦可写为下列形式：

${\mathrm{ADDR}}_4=(\underset{n=0}{\overset{i-1}{\mathrm{\Σ}}}{U}_n+C_i)+(j\·\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}{U}_n)---\left(4.1\right)$

ADDR₄的产生可视为将每一个存储单元皆可按照分支的顺序被编号。编号的顺序为由第0号分支的第一个存储单元/存储区段起编至第3号分支。

如上所述的回旋式交错器/反交错器实施例，可以单端口的存储元件及集成电路实现。此架构可适用于各式以交错器/反交错器分散突发式干扰(bursterrors)对封包的影响的通讯接收器。

值得注意的是，本文所提的交错器或反交错并非以其架构而区分，而是以其在通讯系统所扮演的角色而定。广义来说，可将一序列的符号重新排列再送出的元件便称为交错器，而将符号顺序排回最初的顺序的元件便称为反交错器。因此，本文所述的交错器的实施方式亦可应用于反交错器，同样的，反交错器的实施方式亦可应用以实施交错器。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权力要求书所界定者为准。

Claims (20)

1.一种地址产生器，其特征在于，该地址产生器适于一交错器/反交错器，用以产生一写入地址或一读取地址，其中该写入地址是为写入一数据符号至一存储器所需的存储器地址，所述的读取地址为自所述的存储器读取一数据符号所需的读取地址，且所述的存储器是由复数个分支、复数个存储区段及复数个存储单元组成，所述的地址产生器包括：

一环状分支计数器，用以产生一计数值i，该计数值i的范围为0至N-1，分别用以代表从第0个分支到第N-1个分支，所述的计数值i随着数据符号存入所述的存储器而递增或递减；

一环状存储单元计数器，用以产生一计数值j，该计数值j的范围为0至M-1，当所述的计数值i计数到一计数值i的起始值时，所述的计数值j递增或递减；

N个环状存储区段计数器，分别产生计数值C₀，...，C_N-1，其中计数值C_i对应到第i个分支，每一个计数值C_i的范围为0至U_i-1，当计数值j计数到一所述的计数值j的起始值时，每一个计数值C_i递增或递减；

一处理器，用以根据所述的参数N、所述的计数值i、所述的计数值j以及所述的计数值C_i产生所述的写入地址或所述的读取地址；

其中所述的参数N是代表所述的交错器/反交错器包括的分支数目，所述的参数M代表一存储区段所包括的存储单元数目，所述的参数U_i为一非负整数，用以代表第i个分支所包括的存储区段数目。

2.如权利要求1所述的地址产生器，其特征在于，其中所述的环状分支计数器、环状存储单元计数器以及所述的N个环状存储区段计数器中至少有一计数器为一环状计数器；且该环状计数器的计数范围为一最小计数值至一最大计数值，自该最小计数值计数起，逐渐增加计数值至所述的最大计数值，再重新自所述的最小计数值起继续计数。

3.如权利要求1所述的地址产生器，其特征在于，其中所述的环状分支计数器、环状存储单元计数器以及所述的N个环状存储区段计数器中至少有一计数器为一环状计数器；且该环状计数器的计数范围为一最小计数值至一最大计数值，自该最大计数值计数起，逐渐减少计数值至所述的最小计数值，再重新自所述的最大计数值起继续计数。

4.如权利要求1所述的地址产生器，其特征在于，其中所述的参数U_i的值等于所述的参数i的值。

5.如权利要求4所述的地址产生器，其特征在于，其中所述的处理器产生所述的写入地址或所述的读取地址是根据下列公式：

$(\underset{n=0}{\overset{i-1}{\mathrm{\Σ}}}{U}_n+C_i)+j\·\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}{U}_n.$

6.如权利要求4所述的地址产生器，其特征在于，其中所述的处理器产生所述的写入地址或所述的读取地址是根据下列公式：

$M\·(\underset{n=0}{\overset{i-1}{\mathrm{\Σ}}}{U}_n+C_i)+j.$

7.如权利要求4所述的地址产生器，其特征在于，其中所述的处理器产生所述的写入地址或所述的读取地址是根据下列公式：

$(\underset{n=i-1}{\overset{N-1}{\mathrm{\Σ}}}{U}_n+C_i)+j\·\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}{U}_n.$

8.如权利要求4所述的地址产生器，其特征在于，其中所述的处理器产生所述的写入地址或所述的读取地址是根据下列公式：

$(C_i+\underset{n=i-1}{\overset{N-1}{\mathrm{\Σ}}}{U}_n)\·M+j.$

9.一种回旋式交错器/反交错器，其特征在于，该回旋式交错器/反交错器包括：

一输入端口，用以接收一输入数据符号；

一储存元件，具有一地址输入端口、一数据输入端口及一数据输出端口；

一地址产生器，用以产生一写入地址或一读取地址，其中该写入地址为写入一数据符号至所述的储存元件所需的存储器地址，所述的读取地址为自所述的储存元件读取一数据符号所需的读取地址；

一环状分支计数器，用以产生一计数值i，该计数值i的范围为0至N-1，分别用以代表计数从第0个分支到第N-1个分支，所述的计数值i随着一数据符号存入所述的储存元件而递增或递减；

一环状存储单元计数器，用以产生计数值j，该计数值j的范围为0至M-1，当所述的计数值i计数到一计数值i的起始值时，所述的计数值j递增或递减；

N个环状存储区段计数器，分别产生计数值C₀，...，C_N-1，其中计数值C_i对应到第i个分支，每一个计数值C_i的范围为0至U_i-1，当计数值j计数到一计数值j的起始值时，每一个计数值C_i递增或递减；

一处理器，用以至少根据所述的参数N、所述的计数值i、所述的计数值j以及所述的计数值C_i产生所述的写入地址或所述的读取地址；

一输出端口，用以输出相对应于所述的写入地址或所述的读取地址的数据符号；

其中所述的参数N是代表所述的回旋式交错器/反交错器包括的分支数目，所述的参数M代表一存储区段所包括的存储单元数目，所述的参数U_i为一非负整数，用以代表第i个分支所包括的存储区段数目。

10.如权利要求9所述的回旋式交错器/反交错器，其特征在于，所述的回旋式交错器/反交错器包括一储存元件接口，与所述的输入端口及所述的输出端口耦接，其中所述的储存元件接口提供所述的地址产生器所产生的地址到所述的储存元件的地址输入端口，提供一自所述的储存元件读取出来的数据符号至所述的输出端口，并提供所述的输入数据符号到所述的数据输入端口。

11.如权利要求9所述的回旋式交错器/反交错器，其特征在于，所述的回旋式交错器/反交错器包括一储存元件接口，与所述的输入端口及所述的输出端口耦接，其中当计数到环状存储区段计数器的计数值C_i恒为0的分支时，所述的储存元件接口传送所述的输入数据符号到所述的输出端口。

12.如权利要求9所述的回旋式交错器/反交错器，其特征在于，其中所述的储存元件为一第一储存元件，所述的回旋式交错器/反交错器更包括一第二储存元件用以纪录参数M的值。

13.如权利要求9所述的回旋式交错器/反交错器，其特征在于，其中所述的储存元件为一第一储存元件，且所述的回旋式交错器/反交错器包括一第三储存元件用以纪录参数N的值。

14.如权利要求9所述的回旋式交错器/反交错器，其特征在于，其中所述的数据符号为一K位的符号，且K为一整数。

15.如权利要求9所述的回旋式交错器/反交错器，其特征在于，其中所述的数据符号为一位的符号。

16.如权利要求9所述的回旋式交错器/反交错器，其特征在于，其中所述的参数U_i的值等于所述的参数i的值。

17.如权利要求16所述的回旋式交错器/反交错器，其特征在于，其中所述的处理器产生所述的写入地址或所述的读取地址是根据下列公式：

$M\·(\underset{n=0}{\overset{i-1}{\mathrm{\Σ}}}{U}_n+C_i)+j.$

18.如权利要求16所述的回旋式交错器/反交错器，其特征在于，其中所述的处理器产生所述的写入地址或所述的读取地址是根据下列公式：

$(\underset{n=0}{\overset{i-1}{\mathrm{\Σ}}}{U}_n+C_i)+j\·\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}{U}_n.$

19.如权利要求16所述的回旋式交错器/反交错器，其特征在于，其中所述的处理器产生所述的写入地址或所述的读取地址是根据下列公式：

$M\·(\underset{n=i-1}{\overset{N-1}{\mathrm{\Σ}}}{U}_n+C_i)+j.$

20.如权利要求16所述的回旋式交错器/反交错器，其特征在于，其中所述的处理器产生所述的写入地址或所述的读取地址是根据下列公式：

$(\underset{n=i-1}{\overset{N-1}{\mathrm{\Σ}}}+C_i)+j\·\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}{U}_n.$

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