CN101034895A - 一种实现编码的电路和方法 - Google Patents

Abstract

本发明涉及编码技术，提供了一种实现编码的方法，该方法基于编码电路实现，编码电路中包括一个或一个以上相同的子编码器，子编码器包括n个中间结果缓存单元，n为输入到子编码器的码字的个数，n为大于1的整数，该方法还包括以下步骤：编码组合逻辑单元接收码流，对接收到的码流中的码字进行编码处理，将经编码处理的码字的校验码元存放到与该码字对应排序的中间结果缓存单元。本发明实施例还提供了一种实现编码的电路，通过使用本发明实施例所提供的编码电路方法减小了编码电路的规模，同时还减小了编码所需的时间。

Description

一种实现编码的电路和方法

技术领域

本发明涉及编码技术，特别涉及一种实现编码的电路和方法。

背景技术

博斯-查德胡里-霍昆格姆(BCH)码是由博斯(Bose)、查德胡里(Chaudhuri)和霍昆格姆(Hocquenhem)发明的，故以这三个发明者名字的开头字母进行命名。

BCH码是一种循环码，利用除法来进行纠错。里德-索罗蒙(RS)码是BCH码的一种，该码被当作一种特殊的BCH码，在本发明中并不区分BCH码和RS码，统称为BCH码。由于BCH码具有较好的纠错能力和电路易实现的特点，因此被广泛应用于通信系统。下面介绍现有技术中实现BCH码编码的电路。

图1为现有技术中实现BCH码编码的第一种电路的结构示意图。如图1所示，该电路包括：子编码器1、子编码器2....子编码器m。

假如共有m个码字进行交织构成总的编解码，一个码字即为输入数据中的一个子码，在本申请文件中所涉及的码字的码型均为相同类型的码型。图2为数据流中m个码字的结构示意图。如图2所示，这m个码字采用间插的方式进行排序，先排放m个码字的第一个码元，然后是m个码字的第二个码元，依次排列下去，直到m个码字的第p个码元。

将这m个码字的p+1个码元分别依次输入到子编码器1，子编码器2...子编码器m。m个子编码器在控制电路的控制下，对m个码字进行编码处理，然后将经编码处理的m个码字输出到解码电路进行解码处理。由此可以看出，由于m个码字的码型完全相同，子编码器1、子编码器2...子编码器m为相同的子编码器，因此，该电路的设计方案是非常简单的，但是存在这样的问题：每一个子编码器只负责处理一个码字，因此会造成电路的规模比较庞大，此外，电路资源的利用率不高。

从上述方案可以看出BCH码编码电路资源利用率不高，下面介绍改进后的第二种实现BCH码编码的电路方案。

图3为现有技术中实现BCH码编码的第二种电路的结构示意图。如图3所示，该电路包括：第一数据缓存单元300、第二数据缓存单元320和子编码器310。

其中，子编码器310包括：子编码器1、子编码器2....子编码器k。图3中的n表示子编码器310的复用次数，也是每个子编码器处理的码字的个数。m为输入到编码电路的码字的个数，表示输入的数据流中包含的码字的个数。n等于Rin除以Rd的进位整数的值，例如，Rin等于9.6Mbps，Rd等于3Mbps，那么取n等于4，其中，Rin为输入的数据流的带宽，Rd表示每一个子编码器能够处理的数据带宽。

由于每个子编码器310复用的次数为n，所以每个子编码器要依次对第1个、第2个....第n个码字进行编码处理。由图2可以看出，因为n个码字是间插排序的，如果要对这n个码字依次进行编码，首先需要将这n个码字存放到第一数据缓存单元300中，然后按照(子码0的第1个码元、子码0的第2个码元....子码0的第p+1个码元)，......(子码n-1的第1个码元、子码n-1的第2个码元......子码n-1的第p+1个码元)的顺序，依次从中读出这n个子码送到子编码器310进行编码，子编码器310每个周期处理一个或多个码元，然后再将编码处理后的码字的信息码元放入到第二数据缓存320。当子编码器310对这n个码字的编码完成后，子编码器310再将这n个经编码处理的码字依次插入到数据流中进行输出，将经编码处理的码字依次插入到数据流中的方法是，先将各码字的信息码元插入到数据流中，然后再将各码字的校验码元依次插入到对应码字的校验位，例如，将第一个码字的校验码元插入到该码字的校验位。

第一数据缓存单元300，用于接收并存放编码前的码字，将各码字输出到子解码器310。

第二数据缓存单元320，用于接收子编码器310输出的编码后的各码字的信息码元，当子编码器310对这n个码字进行编码处理后，数据缓存单元依次将这n个码字的信息码元插入到数据流中。

图4为图3所示编码器中子编码器的结构示意图。如图4所示，该子编码器包括：编码组合逻辑单元401和中间结果寄存器402。

编码组合逻辑单元401，用于从第二数据缓存单元320中读取n个码字，依次对读取的n个码字的p+1个码元进行编码处理，编码组合逻辑单元401每个周期依次处理一个或多个码元，将经编码处理后的第一个码字的p+1个码元的校验码元放入中间结果寄存器402，将这p+1个码元的信息码元直接输出到第二数据缓存单元320。编码组合逻辑单元401再进行第二个码字的编码处理，依次进行下去，直到处理完第n个码字的p+1个码元。

中间结果寄存器402，用于接收编码组合逻辑单元401发送的经编码处理的码字的校验码元，当编码组合逻辑单元401对n个码字进行编码处理后，中间结果寄存器402将这n个码字校验码元插入到这n个码字的信息码元之启。

由上述现有技术中的第二种编码方案可以看出，较之于第一种方案，该方案提高了电路资源的使用效率。但是需要先将间插排放的码字，以码字1、码字2.....码字n的顺序存放的数据缓存单元，该编码电路逐个读出存放的单个码字进行编码处理，并将编码后的码字的信息码元再次存放到缓存器，将码字的校验码元存放到中间结果缓存单元。由此可见，对码字的读取和存放操作要占有一定的时间，因此编码器会存在较大延时。此外，编码器中的数据缓存单元占用较大的电路资源，因而造成编码器的电路规模较大。

由此可见，现有技术中，采用的编码电路在进行编码时所需的编码时间较长，而且编码电路的电路规模较大。

发明内容

本发明的实施例提供一种实现编码的方法，该编码方法可以减小编码电路的规模。

本发明的实施例提供一种实现编码的电路，该编码电路可以减小编码电路的规模。

为了达到本发明的第一个目的，本发明实施例提供了一种实现编码的方法，该方法基于编码电路实现，编码电路中包括一个或一个以上相同的子编码器，其特征在于，子编码器包括n个中间结果缓存单元，n为输入到子编码器的码字的个数，n为大于1的整数，该方法包括以下步骤：

编码组合逻辑单元接收码流，对接收到的所述码流中的码字进行编码处理，将所述经编码处理的码字的校验码元存放到与所述码字对应排序的中间结果缓存单元。

为了达到本发明的第二个目的，本发明实施例提供了一种实现编码的电路，该电路包括：一个或一个以上相同的子编码器；其特征在于，所述子编码器包括：编码组合逻辑单元和n个中间结果缓存单元，n为输入到子编码器的码字的个数，且n为大于1的整数；

所述编码组合逻辑单元，用于接收码流，对接收到的所述码流中的码字进行编码处理，用于将所述经编码处理的码字的校验码元输出到与所述码字对应排序的中间结果缓存单元；

所述中间结果缓存单元，用于接收和存放所述编码组合逻辑单元发送的所述与自身对应排序的码字的校验码元。

通过本发明实施例提供的技术方案，该方法基于编码电路实现，编码电路中包括一个或一个以上相同的子编码器，子编码器包括n个中间结果缓存单元，n为输入到子编码器的码字的个数，其中，n为大于1的整数；编码组合逻辑单元接收码流，对接收到的码流中的码字进行编码处理，将经编码处理的码字的校验码元存放到与该码字对应排序的中间结果缓存单元。

由上述的方案可以看出，数据缓存单元占用较大的电路资源，本发明实施例所提供的编码电路中不包含该数据缓存单元，而是在每一个子编码器中设置n个中间结果缓存单元；每一个中间结果缓存单元所占的电路资源很小，且该编码电路中所有的中间结果缓存单元的电路规模远小于数据缓存单元所占的电路规模，因此本发明实施例的技术方案减小了编码电路的规模。

附图说明

图1为现有技术中实现BCH码编码的第一种电路的结构示意图；

图2为数据流中m个码字的结构示意图；

图3为现有技术中实现BCH码编码的第二种电路的结构示意图；

图4为图3所示编码器中子编码器的结构示意图；

图5是本发明实施例的实现BCH编码的方法的第一较佳实施例的流程示意图；

图6为本发明实施例的实现BCH码编码的电路的第二较佳实施例的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

本发明的实施例提供了实现编码的电路和方法，根据子编码器的处理能力和输入到编码电路的码字的个数，在编码器中设置一个或一个以上相同的子编码器，其中，子编码器的个数为：输入到编码电路的码字的个数除以子编码器的处理能力所得商的进位整数的值，其中输入到编码电路的码字的个数是指，在输入到编码电路的一段交织数据码流中码字的个数，即交织深度。在子编码器中设置一个以上的中间结果缓存单元，该中间结果缓存单元的个数等于该子编码器能够处理的码字的个数。子编码器的编码组合逻辑单元对接收到的码字进行编码处理，将经编码处理后的码字的校验码元存放到与该码字对应排序的中间结果缓存单元。当编码组合逻辑单元完成对所有码字的编码处理后，中间结果缓存单元将这些码字的校验码元依次插入到数据流中进行输出。

图5是本发明实施例的实现BCH编码的方法的第一较佳实施例的流程示意图。如图5所示，该方法包括：

步骤501：在子编码器中设置个数等于码字个数的中间结果缓存单元。

在本步骤中，假如每个子编码器要处理n个码字，中间结果缓存单元的个数应该与其处理的码字的个数相等，即中间缓存单元的个数也为n个。

步骤502：子编码器中的编码组合逻辑单元接收码流，对接收到的码流中的码字进行编码处理。

在本步骤中，编码组合逻辑单元接收码流的n个码字，对这n个码字的各码元进行编码处理。需要指出的是，这里所提到的编码方法与现有技术中编码组合逻辑单元对BCH码进行编码的方法完全相同，本发明实施例并未对编码规则进行改进。

在本步骤中，编码组合逻辑单元根据输入的数据流的顺序对各码字的码元进行编码处理，例如，第1个时钟周期对子码0的第1个码元进行处理，第2个时钟周期对子码1的第1个码元进行处理，.....，第n个时钟周期，对子码n-1的第1个码元进行编码。依此类推，然后再依次对n个码字的第2个码元进行编码处理，直到完成对n个码字的第p+1个码元进行编码处理。

步骤503：编码组合逻辑单元将经编码处理的码字的校验码元存放到与该码字对应排序的中间结果缓存单元。

在本步骤中，最终将经编码处理的码字的校验码元存放到与该码字对应排序的中间结果缓存单元。其中间具体步骤为：依次将经编码处理的码字的校验码元存放到最后一个中间结果缓存单元，当接收到后一个码字的校验码元时，将该中间结果缓存单元中预先存放的码字的校验码元移位到该中间结果缓存单元的前一个单元中；如果该中间结果缓存单元为中间结果缓存单元1，那么这里所说的单元是编码组合逻辑单元；如果该中间结果缓存单元不是中间结果缓存单元1，那么这里所说的单元是该中间结果缓存单元的前一个中间结果缓存单元。

将子码0的第1个码元的校验码元输出到中间结果缓存单元n中，然后将子码1的第1个码元的校验码元输出到中间结果缓存单元n中，同时将中间结果缓存单元n中存放的子码0的第1个码元的校验码元移位到中间结果缓存单元n-1中，也就是说，此时中间结果缓存单元n-1中保存的是子码0的第1个码元的校验码元，中间结果缓存单元n中保存的是子码1的第1个码元的校验码元，最后将子码n-1的第1个码元的校验码元存放到第n个中间结果缓存单元，同时将中间缓存n中存放的子码n-2的第1个码元的校验码元移位到中间结果缓存n-1中，....，将中间结果缓存单元2中存放的子码0的第1个码元的校验码元移位到中间结果缓存单元1。此时，中间结果缓存单元1中保存的是子码0的第1个码元的校验码元，中间结果缓存2中保存的是子码1的第1个码元的校验码元，...，中间结果缓存n中保存的是子码n-1的第1个码元的校验码元。

在对所有码字的第2个码元进行编码时，先将子码0的第2个码元的校验码元输出到中间结果缓存单元n中，然后将预先存放在中间结果缓存单元n中的子码n-1的第1个码元的校验码元移位到中间结果缓存单元n-1中；将然后将中间结果缓存单元n-1中存放的子码n-2的第1个码元的校验码元移位到中间结果缓存单元n-2中......将中间结果缓存单元1中存放的子码0的第1个码元的校验码元移位到编码组合逻辑单元。依此类推，依次完成对码字的所有码元的编码，最后，中间结果缓存1中保存的就是子码0的校验码元，中间结果缓存2中保存的就是子码1的校验码元，...，中间结果缓存n中保存的就是子码n-1的校验码元。

由于编码组合逻辑单元、中间结果缓存单元1、中间结果缓存单元2......中间结果缓存单元n是首尾相连的，对n个码字的一个码元进行编码处理后，先将所有码元的校验码元存放到与其对应排序的中间结果缓存单元，在对这n个码字的后一个码元进行编码处理时，需要将存放在中间结果缓存单元中的所有校验码元，依次输入到编码组合逻辑单元参与编码操作，即后一个码元的编码需要前一个码元的编码结果。需要指出的是，编码组合逻辑对输入到其上的码字的码元进行编码处理，得到的是校验码元的中间结果，当对所有码字的码元均进行编码处理后才产生这些码字的校验码元，编码中间结果是校验码元的一部分，为了统一起见，这里统称为校验码元。

在本步骤中，n个中间结果缓存单元存放的是n个码字的校验码元，编码组合逻辑单元对n个码字的信息码元进行编码处理后，不保存而直接进行输出。

步骤504：当所有码字均被进行编码处理后，将经编码处理的码字的校验码元输出。

在本步骤中，当编码组合逻辑单元对n个码字均进行编码处理后，中间结果缓存单元将这n个码字的校验码元按照存放顺序依次插入到码流中各码字的校验位进行输出，即中间结果缓存单元1、中间结果缓存单元2......中间结果缓存单元n将所存放的码字的校验码元依次插入到数据流中进行输出。

在本实施例中，编码电路包括一个以上的相同子编码器，子编码器的个数等于输入到编码电路的码字的个数除以子编码器的处理能力所得商的进位整数的值，因为输入到编码电路的码字的个数为输入的总的码字的个数，子编码器的处理能力是每个子编码器能够处理的码字的个数，所以子编码器的个数实际上等于输入的总的码字所占带宽Rin除以子编码器能够处理的码字所占带宽Rd，所得商的进位整数的值。在本实施例中所涉及的码字均为BCH编码的码字，且各码字的码型都相同，所涉及的中间结果缓存单元1～中间结果缓存单元n可以为：移位寄存器、随机存取内存(RAM)和先入先出(FIFO)等。

在本实施例中，预先在编码器中设置k个相同子编码器，其中，子编码器的个数k乘以子编码器的处理能力n等于输入到编码电路的码字的个数m，即等于输入数据码流中所有码字的个数m。然后在每一个子编码器中设置n个中间结果缓存单元，即中间结果缓存单元的个数等于该子编码器能够处理的码字的个数n，中间结果缓存单元的大小等于码字的校验码元的大小。在本发明实施例中无需预先将m个间插排序的码字存放到数据缓存单元，然后再依次从数据缓存单元中读出m个码字，发送到编码组合逻辑单元进行编码处理，因此就减少了向数据缓存单元中存放码字所需的时间，和从数据缓存单元中读取码字所需的时间，因而可以减少编码所需的时间。

图5所示的实施例是对BCH码编码的方法的介绍，下面以介绍实现本发明技术方案的编码电路的结构。

该编码电路包括一个或一个以上相同的子编码器；且子编码器包括：编码组合逻辑单元和个数等于输入到子编码器的码字的个数的中间结果缓存单元。

编码组合逻辑单元，用于接收码流，对接收到的码流中的码字进行编码处理，用于将编码处理得到的校验码元输出到与该码字对应排序的中间结果缓存单元。

中间结果缓存单元，用于接收和存放编码组合逻辑单元发送的与自身对应排序的码字的校验码元。

相比于现有技术可以看出，本编码电路并不包括数据缓存单元；仅包括一个或多个子编码器，每个子编码器包含若干个中间结果缓存单元，中间结果缓存单元的个数等于输入到该子解码器的码字的个数。因为数据缓存单元占据很大的电路资源，但中间结果缓存单元占用的电路资源很小，由此可见可以大大减小编码电路的规模。

中间结果缓存单元的个数n可以为大于1的整数，下面以中间结果缓存单元的个数n＝3为例，介绍实现BCH码编码的电路的结构。

图6为本发明实施例的实现BCH码编码的电路的第二较佳实施例的结构示意图。如图6所示，该编码电路600包括：第1子编码器610、第2子编码器620....和第k子编码器630。其中，第1子编码器610又包括：编码组合逻辑单元611、第1中间结果缓存单元612、第2中间结果缓存单元613、第3中间结果缓存单元614。

在本实施例中，第1子编码器610、第2子编码器620....和第k子编码器630的内部结构完全相同，下面以第1子编码器610为例介绍子编码器的内部结构。

编码组合逻辑单元611，用于接收输入的码流中的码字，对接收到的码字进行编码处理。编码组合逻辑单元611，用于将经编码处理的码字的校验码元输出到第3中间结果缓存单元614，将经编码处理的码字的信息码元的数据码流直接进行输出。

本发明实施例涉及的编码处理方法与现有技术中的编码处理方法完全相同，这里就不做赘述。假如第1子编码器610能够处理n＝3个码字，那么第1子编码器610内部的中间结果缓存单元的个数也为n＝3个。

第1中间结果缓存单元612，用于接收第2中间结果缓存单元613输出的校验码元时，并将当前存放的码字的校验码元输出到编码组合逻辑单元611。

第2中间结果缓存单元613，用于接收第3中间结果缓存单元614输出的校验码元，并将之前存放的校验码元输出到第1中间结果缓存单元612。

第3中间结果缓存单元614，用于接收编码组合逻辑单元611输出的校验码元，并将之前存放的校验码元输出到第2中间结果缓存单元613。

第1中间结果缓存单元612、第2中间结果缓存单元613和第3中间结果缓存单元614，还用于将这3个码字的校验码元依次插入到这3个码字的信息码元之后，进行输出。

n是大于1的整数，当n＝2时，那么就只包含第1个中间结果缓存单元和第2个中间结果缓存单元。此时，第1中间结果缓存单元，用于接收第2中间结果缓存单元输出的校验码元时，并将当前存放的码字的校验码元输出到编码组合逻辑单元。第2中间结果缓存单元，用于接收编码组合逻辑单元输出的校验码元，并将预先存放的校验码元输出到第1中间结果缓存单元。各中间结果缓存单元的工作原理是一样的。

由图6所示的实施例可以看出，本发明实施例所提供的有关BCH码编码电路的技术方案，首先在编码电路中设置k个相同的子编码器，每个子编码器能够处理n个码字，满足n*k＝m，其中，m是输入到编码电路的码字的个数，即数据码流中的总码字的个数。在每一个子编码器中设置n个中间结果缓存单元，中间结果缓存单元存放与其对应排序的经编码处理后的码字的校验码元。可见，在该实施例所提供的编码电路中，包括n个中间结果缓存单元，而不包括数据缓存单元。由于数据缓存单元具有较大的电路规模，中间结果缓存单元的大小等于校验码元的大小，因此占用较小的电路资源，较之于现有技术中的BCH码编码电路，本发明实施例所提供的技术方案可以大大减小电路的规模。

本发明实施例所提供的编码电路和方法，主要是针对BCH码进行设计的电路和方法，对于其他具有相同原理的等同、替代的电路和方法也在本发明的保护范围之内。

综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1、一种实现编码的方法，该方法基于编码电路实现，编码电路中包括一个或一个以上相同的子编码器，其特征在于，子编码器包括n个中间结果缓存单元，n为输入到子编码器的码字的个数，n为大于1的整数，所述方法具体包括：

所述子编码器接收码流，对接收到的码流中的码字进行编码处理，将所述编码处理得到的校验码元存放到与所述码字对应排序的中间结果缓存单元。

2、根据权利要求1所述的方法，其特征在于，对接收到的所述码流中的码字进行编码处理，将所述编码处理得到的校验码元存放到与所述码字对应排序的中间结果缓存单元的方法包括：

编码组合逻辑单元对接收到的所述码流中的码字进行编码处理，将所述编码处理得到的各校验码元依次输出到第n个中间结果缓存单元，

第k个中间结果缓存单元接收到校验码元时，将之前存放的校验码元输出到第k-1个中间结果缓存单元，并存储接收到的校验码元，其中k为大于1且小于等于n的自然数；

第1个中间结果缓存单元接收到校验码元时，存储接收到的校验码元，并将之前存放的校验码元输出到编码组合逻辑单元；

编码组合逻辑单元接收第1个中间结果输出的校验码元，根据接收到的校验码元，对接收到的码字进行编码处理。

3、根据权利要求1或2所述的方法，其特征在于，将所述编码处理得到的校验码元存放到与所述码字对应排序的中间结果缓存单元之后，进一步包括：

当对接收到的所有码字完成编码处理后，将所述经编码处理的码字的校验码元依次插入到所述码流中对应码字的校验位。

4、根据权利要求1所述的方法，其特征在于，所述码字为博斯-查德胡里-霍昆格姆BCH编码的码字。

5、根据权利要求1所述的方法，其特征在于，所述码字的码型相同。

6、根据权利要求1或2所述的方法，其特征在于，所述子编码器的个数等于输入到所述编码电路的码字的个数除以所述子编码器处理能力所得商的进位整数值。

7、一种实现编码的电路，该电路包括一个或一个以上相同的子编码器；

其特征在于，所述子编码器包括：编码组合逻辑单元和n个中间结果缓存单元，n为输入到子编码器的码字的个数，且n为大于1的整数；

所述编码组合逻辑单元，用于接收码流，对接收到的所述码流中的码字进行编码处理，将所述编码处理得到的校验码元输出到与所述码字对应排序的中间结果缓存单元；

所述中间结果缓存单元，用于接收和存放所述编码组合逻辑单元发送的所述与自身对应排序的码字的校验码元。

8、根据权利要求7所述的电路，其特征在于，所述子编码器的个数等于输入到编码电路的码字的个数除以所述子编码器处理能力所得商的进位整数的值。

9、根据权利要求7所述的电路，其特征在于，所述子编码器包括两个中间结果缓存单元；

所述第一个中间结果缓存单元，用于接收到第二个中间结果缓存单元输出的校验码元时，存放所述校验码元，并将之前存放的校验码元输出到编码组合逻辑单元；

所述第二个中间结果缓存单元，用于接收到所述编码组合逻辑单元输出的校验码元时；存放所述校验码元，并将之前存放的校验码元输出到第一个中间结果缓存单元。

10、根据权利要求7所述的电路，其特征在于，所述子编码器包括：n个中间结果缓存单元，n为大于2的自然数；

所述的n个中间结果缓存单元中：

第1个中间结果缓存单元，用于接收到第2个中间结果缓存单元输出的校验码元时，存放所述校验码元，并将之前存放的校验码元输出到编码组合逻辑单元；

第n个中间结果缓存单元，用于接收到所述编码组合逻辑单元输出的校验码元时，存放所述校验码元，并将之前存放的校验码元输出到第n-1个中间结果缓存单元；

第k个中间结果缓存单元，用于接收到第k+1个中间结果缓存单元输出的校验码元时，存放所述校验码元，并将之前存放的校验码元输出到第k-1个中间结果缓存单元，其中，k为大于1且小于n的自然数；

所述编码组合逻辑单元，进一步用于接收第1个中间结果缓存单元输出的校验码元，根据所述校验码元，对接收到的码字进行编码处理，将编码处理后的校验码元输出到第n个中间结果缓存单元。

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