CN1816796A - 具有多个移位寄存器功能性的单个存储器 - Google Patents

具有多个移位寄存器功能性的单个存储器 Download PDF

Info

Publication number
CN1816796A
CN1816796A CNA2004800186768A CN200480018676A CN1816796A CN 1816796 A CN1816796 A CN 1816796A CN A2004800186768 A CNA2004800186768 A CN A2004800186768A CN 200480018676 A CN200480018676 A CN 200480018676A CN 1816796 A CN1816796 A CN 1816796A
Authority
CN
China
Prior art keywords
access
memory
address
memory device
port
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800186768A
Other languages
English (en)
Other versions
CN100485601C (zh
Inventor
谢尔盖·萨维兹基
科内利斯·H·范贝尔克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1816796A publication Critical patent/CN1816796A/zh
Application granted granted Critical
Publication of CN100485601C publication Critical patent/CN100485601C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Error Detection And Correction (AREA)
  • Static Random-Access Memory (AREA)
  • Information Transfer Systems (AREA)
  • Shift Register Type Memory (AREA)

Abstract

本发明涉及包括具有可以通过相应地址范围(AS1至ASz)寻址的至少两个预定寄存器存储区的存储器(EM)以及至少一个用于提供对所述存储器(EM)访问的访问端口(P1至PZ)。此外，提供访问控制装置(A)，用于寻址所述存储器(EM)，以便使所述寄存器存储区用作移位寄存器，并且将所述至少一个访问端口(P1至PZ)的移位寄存器访问映射到所述存储器(EM)的整个地址空间的预定地址。这样，可以在单个可寻址的存储器件中组合多个FIFO存储器。该实施在功耗和面积方面是有利的。此外，通过引入缓冲存储器，可以由相同容量的单端口存储器件来代替多端口存储器件。这一先进的实施还提供减少的周期和访问时间。

Description

具有多个移位寄存器功能性的单个存储器
本发明涉及具有移位寄存器功能性(functionality)的存储器，例如FIFO(先入先出)存储器，其可以用于将一个或者多个数据源耦合到多个数据处理装置。
在现代存储系统中，密度和传输速率(transfer rates)稳定增加。其结果之一是增加了幅度和相位失真，妨碍读出的信号。为了在这些情况下维持可以接受的误码率，需要先进的信号处理技术。局部响应最大似然(PRML)接收器证实对于从(磁)光盘系统和硬盘驱动器到人造卫星和移动通讯系统的各种应用来说都极其有效。现在基于PRML的检测用于几乎所有高端存储系统。基于PRML的接收器的使用允许显著增加系统容量和/或裕度，或者等效地，降低成本，同时保持容量和/或裕度不变。尤其，将基于PRML的检测引入先进的光盘系统例如DVD+RW(可读和可写数字通用光盘)和DVR(蓝色射线盘)表现出降低了系统对噪声的灵敏度、散焦和盘倾斜。基于PRML的检测允许放松对机械和光盘系统元件的要求，结果，实现了更高的系统强度和更低的制造成本。
一般认为所谓的Viterbi算法是PRML检测器的最有效的实施。然而，由于其包含依赖于数据的反馈环路，因此Viterbi算法的速度受到固有地限制。每个时钟周期都必须执行加-比较-选择(ACS)操作，并且在获得ACS操作的结果之前，不能开始下一周期。
除增加原时钟频率之外，已经提出可选择的方案以提高Viterbi检测器的吞吐量。该可选方案是基于将进入的数据流分为几个子流并且对其进行并行处理的思想。然而，为了从数字存储或者发射系统例如光盘、尤其硬盘或者磁带中高速读取数据而并行实施Viterbi解码器需要使用昂贵的和耗能的高时钟频率数字硬件。这种高时钟频率数字硬件例如是由于在FIFO存储块中缓冲不同并行数据流的需求而产生的。如果FIFO的采样率之和高于系统时钟，那么在一个嵌入式块中组合不同FIFO的努力会导致对多端口存储器的需求。这是在许多信号或者图像处理系统、存储系统以及通讯系统中的情况。
根据面积和功耗以及硅实施方案，一个统一的容量为Z×B的存储块通常比Z个容量为B的存储块便宜，从而应优选使用一个容量比许多小存储器还大的存储器。此外，相同容量的单端口存储器比它们的多端口对应物更便宜。结果，优选使用单端口存储器，以取代多端口存储器。
因此，本发明的目的是提供一种存储器结构，其能够通过一个统一的嵌入式存储块代替几个小FIFO存储块。
通过如权利要求1所述的存储器件实现该目的。
因此，所提出的其中将对预定寄存器存储块的移位寄存器访问映射到存储器的整个地址空间中的后续地址的结构允许在一个嵌入式存储器中组合多个FIFO或者其它种类的移位寄存器存储器，例如RAM(随机存取存储器)。该实施在功耗和面积方面是最有利的。此外，该有利的实施允许由相同容量的单端口RAM代替多端口RAM。这种实施不仅在面积和功率方面更加有利，而且具有缩短的周期和访问时间。
访问控制装置可以包括至少一个地址计数器或者产生所需地址序列的任何种类的有限状态机。由此，可以提供用于地址产生的简单实施。
此外，预定寄存器存储区的地址范围可以包括预定大小的重叠区。这提供了嵌入式存储器的容量小于所有替代的FIFO块的存储位置总数的优点。这些重叠区域可以有利地用作Viterbi检测器的训练(training)区，其中进入的数据流以子流重叠的方式在几个检测器之间分开。在这种情况下，一个检测器在其子流末端具有重叠区域，另一个检测器在其子流的开始具有相同的区域。由于可以通过前者提供位判决，因此后一个检测器可以使用重叠区域用于训练目的。所提出的方案在数据流中不需要特殊的标记，并且可以用于数据流已经标准化并且不可能在其内包含标记的应用中。
至少一个访问端口可以提供对多个数据源的访问用于将数据写入相应的寄存器存储块，并且提供对多个数据处理设备的访问用于从寄存器存储块读取数据。具体地讲，可以将访问控制装置设置成为数据源和数据处理设备提供交替访问。可以控制数据源的访问，以在整个地址空间内循环，并且可以控制数据处理设备的访问，以在相应寄存器存储区的地址范围内循环。该循环的读和写操作有助于读出访问所需要的地址转换。
作为有利的修改，缓冲存储器可以连接到至少一个访问端口和存储器，其中选择缓冲存储器和存储器的线宽，使其大于或者等于至少一个访问端口的数据宽度乘以每个周期的读访问和写访问的总和。由此，可以提供单端口结构，其中用具有较少的存储线和相应地每线更多位的存储块代替嵌入式存储器。数据源或者多个数据源提供通过缓冲存储器给掩埋存储器提供写数据。以这种方式，可以在每个写周期将整个线写到嵌入式存储器，从而减小访问频率。由此可以由相同容量的单端口RAM器件代替多端口RAM器件，同时提供缩短的周期和访问时间。此外，现在至少一个访问端口的写端口的数量可以与读端口的数量不同。因此，由存储器件接收的数据符号的数量可以与在每个循环中产生的数据符号的数量不同。这提供了连接到嵌入式FIFO存储器的处理设备的数量可以改变并且不必等于输入数据流数量的优点。
访问控制装置可以包括地址转换装置，该地址转换装置用于以适合线宽的方式调整与读访问相关的地址。具体地讲，该访问控制装置可以适合于将写访问转移到缓冲存储器，直到它变满，并且适合于当缓冲存储器满时写一条存储线。另一方面，访问控制装置可以适合于以一直读取线宽块的方式调整读访问。地址转换装置可以包括查询表或者产生所需输出序列的有限状态机。
本发明的有利修改在从属权利要求中限定。
现在参考附图基于优选实施例说明本发明，其中：
图1示出表示从单独的FIFO存储器转换为根据具有嵌入式FIFO块的第一优选实施例的存储器件的示意功能方框图；
图2示出表示从嵌入式多端口存储器结构转换为根据具有缓冲器访问的第二优选实施例的单端口存储器件的功能方框图；
图3示出在第一和第二优选实施例中使用的地址产生功能性的示意方框图；
图4示出在第二优选实施例中使用的地址转换功能性的示意方框图；
图5示出表示根据第一实施例的存储器访问方案的表；以及
图6示出根据第二实施例的存储器访问方案。
现在根据存储器结构说明优选实施例，其中在一个统一的嵌入式存储块EM中实施数量为Z的FIFO存储块。
图1示出示意功能方框图，在其左侧部分表示具有专用的输入端和输出端的常规分立FIFO存储块FIFO1至FIFOZ。该常规结构可以转换为在图1的右侧部分示出的根据本发明第一优选实施例的存储器结构。根据第一优选实施例，由一个统一的嵌入式存储块EM代替小的FIFO块FIFO1至FIFOZ。这样，如果Z个FIFO块每个都具有存储容量B，则它们可以组合为具有容量Z×B的嵌入式存储块EM，其中可以将FIFO访问映射为在嵌入式存储块EM的整个地址空间中的后续地址。这里应注意，FIFO块的容量不必相同。每个FIFO块可以具有独自的具体容量，这必须在单独寻址方案的实施中考虑。可以通过向嵌入式存储块EM提供相应的控制信号和地址的访问控制单元A来控制读和/或写访问。此外，可以通过相应访问端口P1至PZ提供将写入到嵌入式存储块EM或者将从嵌入式存储块EM读出的数据单元。
每个FIFO块都指定或者分配具有相应地址范围AS1至Asz的预定FIFO存储区。访问控制单元A的地址产生功能性可以基于顺序或循环计数器或者顺序或循环计数功能，从而产生用于以FIFO方式从嵌入式存储块读出或者写入嵌入式存储块的后续地址，即在对应于FIFO存储区的宽度的相应移位延迟之后写入到相应FIFO存储区中的第一数据单元。具体地讲，FIFO或者其它移位寄存器存储器的关键特征是数据单元或者数据字依次读出和写入。
这样，例如当分别设计可以用于Viterbi检测器并且可以包括交织器或者去交织器功能性的多路复用或者多路分解器件时，系统设计者可以用统一的嵌入式存储块EM代替常规的小FIFO块FIFO1至FIFOZ。在这些情况下，多路分解和交织进入的数据流，以允许通过一组“现用(out-of-the-shelf)”Viterbi检测器并行处理数据。对来自并行Viterbi检测器的输出数据流进行多路复用和去交织，以形成格式类似于输入流格式的输出位判决流。以这种方式组织的基于Viterbi的位检测器对系统的其余部分是透明的，并且可以容易地集成到现有的集成电路中的数据流中。可以以低于比特率的速度操作每个连续的Viterbi解码器。Viterbi检测器的速度越慢，越需要Viterbi检测器并行运行。Viterbi检测器的数量至少几乎与比特率和检测器速度之间的比成线性增长。
对于这种检测器应用或甚至对于其它种类的应用来说，在嵌入式存储块EM的不同FIFO存储区之间建立重叠区是有用的。那么，至少需要一个额外的Viterbi检测器，以便处理与在细分输入流时重叠区域的存在有关的开销(overhead)，其中在重叠区域中至少对相同的输入采样处理两次。相对于标准的顺序Viterbi检测器，保持所提出的并行Viterbi检测器的误码率不变所需的重叠区域的尺寸小。对于所关心的应用来说，例如光盘系统、硬盘驱动器、数字磁带存储系统等，应在50至100个输入采样的数量级上。重叠区域的一部分、一般30至50个采样可以用来初始回溯阵列(backtracking array)，同时其剩余部分、一般20至50个采样可以用来初始路径度量(pathmetric)，这种重叠区域的设置带来了嵌入式存储块EM的容量小于Z×B的好处。
图2示出第二优选实施例的示意功能方框图，其中由具有额外的缓冲存储器B的单端口嵌入式存储块EM代替多端口嵌入式存储块EM。
在该连接中，假设如图2的左侧部分所示的M个线、每线N位的多端口存储块EM在每个周期中必须处理X个写访问和Y个读访问。因此，访问端口P1至PZ包括X个写端口和Y个读端口。这意味可以将两个或者更多个写端口分配给一个FIFO存储区，或者可以将一个读端口分配给不止一个FIFO存储区。
当缓冲读和写访问时，如果缓冲存储器B的线宽L满足条件L≥X+Y，则可以由包括M/L条线、每条线L×N位的单端口存储块代替嵌入式存储块EM。由于写侧上的L×N位的增强缓冲器容量，所以可以将访问转移到缓冲存储器B，而不是嵌入式存储块EM，直到装满缓冲存储器B。一旦缓冲存储器B满了，则可以写入嵌入式存储块EM的一条存储线。
万一缓冲存储器B的时序要求不允许在相同的周期内将数据写入缓冲存储器B并且将缓冲器内容拷贝到嵌入式存储块EM，则可以将缓冲存储器B的宽度限定为比嵌入式存储块EM的宽度小的一个采样宽度，即N×(L-1)的缓冲器宽度，从而将最后的访问(否则应装满缓冲存储器B)与缓冲器内容并行地直接地转移到嵌入式存储块EM，而不被缓冲。然而，缓冲存储器B和嵌入式存储块EM之间的线宽度保持L×N。
在读侧，必须以始终读L×N位的块的方式来调整访问。鉴于此，访问控制单元A适合于以调整访问地址以适合嵌入式存储块EM的线数量的方式产生地址。这可以通过引入地址转换单元AT来实现，该地址转换单元AT可以是独立的单元，或者可以结合到访问控制器件A的地址产生功能性中。可以在读和写两侧设置地址转换单元AT或对其进行控制。
该缓冲方案引入了加在访问时间上的L个周期的等待时间，即，在周期K写入的数据只是在周期K+L+1中才可以获得。然而，对于大部分应用来说，参数L相当小。此外，对数据采样流操作的许多应用对等待时间并不非常敏感。
因此，在第二优选实施例中，输入数据流或者由一个或者多个数据源产生的流经缓冲存储器B向嵌入式存储块EM提供写数据，该缓冲存储器B具有与嵌入式存储块EM的增强线宽相对应的长度。以这种方式，可以在每个写周期中将与几个存储器访问相对应的整条线写到嵌入式存储块EM。由此，与第一优选实施例的多端口嵌入式存储块相比，可以降低访问频率。
图3示出第一和第二优选实施例中访问控制单元A中的地址产生功能性的示意方框图。地址产生可以基于用于产生相应地址A1至AZ的简单计数器或者计数器功能元件C1至CZ，所述相应地址A1至AZ用于寻址分配给访问端口P1至PZ的FIFO存储区。通过时钟信号Clk并且通过用于将计数器功能元件复位到预定的初始地址值的复位信号Res来控制每个计数器功能元件。在寻址FIFO存储器的情况下，如在第一和第二优选实施例中那样，可以简单地将计数器功能元件C1至CZ实施为顺序计数器功能元件，例如第一计数器，其用于产生指向地址范围AS1至Asz中的相应一个的指针，以及第二计数器，用于在所选择的实际FIFO地址范围内产生存储线的相应地址。
在第二优选实施例中，提供附加的计数器或者计数器功能元件CB，用于产生用于寻址缓冲存储器B的缓冲器地址AB。
应注意，可以使用适合于产生所需要的地址序列的任何有限状态机(FSM)来取代图3所示的计数器功能元件C1至CZ、CB。
图4示出根据第二优选实施例的访问控制单元A中的地址转换功能性的示意方框图。该地址转换功能性可以简单地基于查询表LUT实施，在该查询表LUT中存储所需要的地址序列。通过由访问控制单元A的地址产生功能性产生的地址A1至AZ寻址查询表LUT。对于地址A1至AZ中的每一个，嵌入式存储块EM的相应存储器地址AEM存储在查询表中，并且提供给嵌入式存储块EM。
然而，地址转换功能性也可以实施为产生所需地址序列的FSM。在FIFO存储区的情况下，该FSM也可以由两个简单的循环计数器构成。
应注意，上述的第一和第二实施例可以以完全独立的方式实施，并且不需要时钟频率的任何增加。
下面参考图5和6说明优选实施例的实施的第一个例子。该实施可以用于诸如Viterbi检测器的并行PRML位检测器的多路复用或者多路分解功能性。在该系统中，并行处理5个数据流，从而在嵌入式存储块EM中需要五个FIFO存储区。在输入侧，对于八位的采样，必须在每个时钟周期读取每一位并且分配在FIFO存储区之间。在第一优选实施例的情况下，利用至少一个访问端口即一个读端口和一个写端口得到多端口存储器结构。访问端口必须能够接受四个采样，并且能够在每个周期产生5个采样。
所需要的存储容量取决于特定的应用。假设每个FIFO存储区具有300个字节的存储容量。在非重叠FIFO存储区的情况下，嵌入式存储块EM的总容量应为1500个字节。在数据读取20％重叠的情况下，这意味着一些输入采样由两个不同的FIFO读取，图1中的地址范围AS1至Asz重叠，从而1200字节的总容量就足够了。
在第二优选实施例的情况下，缓冲存储器B的线宽可以为12个字节，从而可以缓冲12个存储访问。可以将嵌入式存储块EM组织为具有百线的SRAM(静态RAM)，每条线具有96位，假设一个字节由8位构成。这样，需要三个周期来缓冲12个采样，并且将它们写入嵌入式存储块EM。因此，在三个周期中出现一次写访问。对于一个读访问，读取12个采样，其中由于在嵌入式FIFO块的输出侧需要处理五个数据流而出现五个读访问。这样，在每12个周期期间出现五个读访问。由于在目前情况下加长因数具有L＝12的值以及写访问的数量具有X＝4的值并且读访问的数量具有Y＝5的值的事实，因此在该第一个例子中满足上述要求L≥X+Y。
图5示出表示用于第一个例子的适当存储访问方案的一个可能实施的表。在第一和第二周期(周期No.0和1)中，对嵌入式存储块EM不进行访问，并且在每个周期中，将四个采样写入到缓冲存储器B。在第三周期(周期No.2)中，再次将四个采样写入缓冲存储器B，现在该缓冲存储器B已满，从而可以通过将缓冲存储器B的内容拷贝到嵌入式存储块EM中来进行对嵌入式存储块EM的写访问。在第四个周期(周期No.3)中，可以在嵌入式FIFO块的输出侧对第一处理单元，例如第一PRML解码器，进行读访问，以便将12个采样转移到第一PRML解码器，同时再次将四个采样写入缓冲存储器B。同样，在第五周期(周期No.4)中，进行第二读访问，将12个采样转移到第二PRML解码器中，同时将四个采样写入到缓冲存储器B中。在第六周期(周期No.5)中，将四个采样写入到缓冲存储器B中，该缓冲存储器再次满了，从而在新的写访问中将其内容拷贝到嵌入式存储块EM中。然后，在第七和第八周期(周期No.6和周期No.7)中，进行相应读访问，以便将12个采样转移到第三PRML解码器和第四PRML解码器，同时在两个周期中的每一个周期中，将四个新的采样写入到缓冲存储器B中。然后，在第九周期(周期No.8)中，将四个采样写入到缓冲存储器B中，现在该缓冲存储器B再次满了，并且在另一个写访问期间，将其内容拷贝到嵌入式存储块EM。在第十周期(周期No.9)中，再次进行读访问，其中将12个采样转移到最后的第五PRML解码器，同时将四个新的采样写入到缓冲存储器B中。在下面的第十一周期(周期No.10)中，根本没有对嵌入式存储块EM进行访问，同时将四个采样写入到缓冲存储器B中。最后，在第十二周期(周期No.11)中，将四个另外的采样写入到缓冲存储器B中，然后该缓冲存储器B再次满了，并且进行第三写访问，以将缓冲存储器B的内容拷贝到嵌入式存储块EM中。
因此，每十二个周期，存在四个写访问和五个读访问。然而，这并不意味着读访问的存储线越来越多地位于写访问的存储线的前面。其原因在于，有时由两个不同的PRML解码器写入相同的数据。
通常，缓冲存储器B和嵌入式存储块EM的线宽不需要对应于写访问和读访问的数量总和。实际上，参数L必须至少是该总和。然而，对于参数L，可以选择更高的值，例如，如果该值更好地与嵌入式存储块EM的适当存储容量例如1200字节相匹配的话。
实际上，在上面的第一个例子中，写入的数据仅在13个周期之后可以得到。应注意，在图5的周期No.3中，读数据不对应于在较早的一个周期中写入的数据。总是有至少13个周期的延迟。此外，通电之后，在可以读取“有用”数据之前，需要一些时间将数据写入到嵌入式存储块EM中。
在实际的实施中，排除任何缓冲器和地址发生器、所得到的第二优选实施例的嵌入式存储块EM在CMOS18工艺中具有0.15mm2的面积并且消耗0.951mW/Mhz。满足应用需求、即具有40位/线的240线的可比较双端口存储器需要0.46mm2的面积，每个访问端口消耗0.211mW/Mhz。此外，对于不太先进并由此较便宜的CMOS工艺，单端口嵌入式存储块EM的使用允许IC实施。五个FIFO的实施将导致0.44mm2的面积和0.944mW/Mhz的功耗。由此所提出的技术的优点可以清楚地看到。
图6示出用于优选实施例的第二个例子的另一个适当的存储器访问方案。在该第二个例子中，将三个输出处理器件O1至O3连接到嵌入式存储块EM，在本第二例中，该嵌入式存储块EM包括九条线L0至L8的总存储容量。因此，每个FIFO区由三条线组成。具体地讲，第一输出处理器件O1使用线L0至L2，第二输出处理器件O2使用线L3至L5，而第三输出处理器件O3使用线L6至L8。每个偶数周期，进行写访问，而每个奇数周期，进行读访问。地址转换器AT的写地址发生功能性产生地址A＝C/2mod 9，其中C代表周期数，而“mod”代表数学模操作。此外，地址转换器AT的读地址发生器功能性产生读地址A＝3×(n mod 3)+INT(n/3 mod 9)，其中n＝(C-1)/2。
因此，写地址以不同于读地址的其它顺序在存储器中循环。这样，输出采样不必与输入采样的顺序相同。根据图6，对于第一输出处理器件O1，使用读方案“读L0”→“读L1”→“读L2”。此外，对于第二输出处理器件O2，使用读取方案“读L4”→“读L5”→“读L3”，同时在初始化之后抛弃最初读取线L4和L5。对于第三输出处理器件O3，读取方案为“读L7”→“读L8”→“读L6”，同时抛弃最初读取线L7和L8。可以通过在流的开始插入一些不代表任何有意义的数据的虚拟数据来实施抛弃功能性。当嵌入式存储块EM为空时，该抛弃功能性在复位之后仅在开始相关。在图6中通过相应的括弧表示最初抛弃线。这样，在图6的访问方案中，第二和第三输出处理器件O2和O3在短暂的延迟之后接收它们的第一“有用”数据，而第一输出处理器件O1立即接收它。
只要将每个地址最少写一次，该系统就通过初始化，并且达到稳定状态，从而不再需要抛弃。同样在Viterbi检测器例子中，可以通过为了初始化而在开始引入一些“无意义”或者虚拟的数据来解决该问题，如上所述。
从图6可以推断，在从第一周期(周期No.0)开始的每个偶数周期中依次写入线L0至L8。在第二周期(周期No.1)中，读取线L0并且将其提供给第一输出处理器件O1。在第四周期(周期No.3)中，读取线L4并且将其提供给第二输出处理器件O2，同时在初始的第一读取操作期间抛弃该内容。在第六周期(周期No.5)中，读取线L7并且将其提供给第三输出处理器件O3，同时对于该第三输出处理器件，在最初的第一读取操作期间再次抛弃该内容。在第八周期(周期No.7)中，读取线L1并且将其提供给第一输出处理器件O1。此外，在第十周期(周期No.9)中，读取线L5并且将其提供给第二输出处理器件O2。同样在第一读取操作期间抛弃该内容。在第十二周期(周期No.11)中同样应用于线L8的读取，将其提供给第三输出处理器件O3。然后，在第十四周期(周期No.13)中，读取线L2并且将其内容提供给第一输出处理器件O1。在第十六和十八周期(周期No.15和17)中，读取相应线L3和L6并且将其提供给相应第二和第三输出处理器件O2和O3。然后，程序再次从第一周期(周期No.0)开始。
注意，本发明并不限于上面的图5和6所示的访问方案。根据所希望的访问方案，可以使用任何适当的寻址方案。此外，可以实施任何数量的读访问、写访问和线数，同时在第二优选实施例中必须考虑缓冲存储器B的上述宽度要求。
本发明可以应用于诸如便携蓝(Portable Blue)(PB)或者小形状因数光盘(Small Form Factor Optical(SFFO))、DVD、DVD+RW、DVR的光盘系统或者任何未来的光盘系统中的任何平行移位寄存器结构。此外，本发明可以应用于磁性光学系统、硬盘系统、数字磁带存储系统、卫星和移动通讯系统、图像处理系统等。在PRML或者Viterbi处理系统的情况下，本发明可以应用于输入侧的多路分解或交织功能性或者输出侧的多路复用或去交织功能性。这样该优选实施例可以在附加的权利要求书的范围内变化。

Claims (20)

1、一种存储器件，包括：
a、存储器(EM)，具有至少两个可以通过各自地址范围(AS1至ASz)寻址的预定寄存器存储区；
b、至少一个访问端口(P1至PZ)，用于提供对所述存储器(EM)的访问；以及
c、访问控制装置(A)，用于寻址所述存储器(EM)以便将所述寄存器存储区用作移位寄存器并且将所述至少一个访问端口(P1至PZ)的移位寄存器访问映射到所述存储器(EM)的整个地址空间中的预定地址。
2、根据权利要求1所述的存储器件，其中所述访问控制装置(A)包括至少一个地址计数器。
3、根据权利要求1或2所述的存储器件，其中所述地址范围(AS1至ASz)包括预定大小的重叠区。
4、根据前述权利要求中任何一项所述的存储器件，其中所述至少一个访问端口(P1至Pz)提供对多个数据源的访问用于将数据写入相应所述寄存器存储区，并且提供对多个数据处理设备的访问用于从所述寄存器存储区读取数据。
5、根据权利要求4所述的存储器件，其中设置所述访问控制装置(A)以便提供对所述数据源和所述数据处理设备的交替访问。
6、根据权利要求4或5所述的存储器件，其中控制数据源访问，以便在所述整个地址空间内循环，并且控制处理设备访问，以便在相应寄存器存储区的地址范围内循环。
7、根据前述权利要求中任何一项所述的存储器件，还包括可与所述至少一个访问端口(P1至PZ)和所述存储器(EM)连接的缓冲存储器(B)，其中选择所述缓冲存储器(B)和所述存储器(EM)的线宽，使其大于或者等于所述至少一个访问端口的数据宽度乘以每个周期的读访问和写访问的总和。
8、根据权利要求7所述的存储器件，其中所述存储器(EM)是单端口存储器。
9、根据权利要求7或8所述的存储器件，其中所述至少一个访问端口(P1至PZ)包括多个写端口和多个读端口，其中写端口的数量与读端口的数量不同。
10、根据权利要求7至9中任何一项所述的存储器件，其中设置所述缓冲存储器(B)，以便缓冲所述至少一个访问端口(P1至PZ)的读和写访问。
11、根据权利要求7至10中任何一项所述的存储器件，其中所述地址控制装置(A)包括地址转换装置(AC)，用于以使与所述读访问有关的地址适合所述线宽的方式来调整它们。
12、根据权利要求11所述的存储器件，其中所述地址转换装置(AC)包括查询表(LUT)。
13、根据权利要求7至12中任何一项所述的存储器件，其中所述访问控制装置(A)适合于将写访问转移到所述缓冲存储器(B)直到其变满为止，并且当所述缓冲存储器(B)是满的时候写一条存储线。
14、根据权利要求7至13中任何一项所述的存储器件，其中所述地址控制装置(A)适合于以始终读取所述线宽的块的方式来调整读访问。
15、根据前述权利要求中任何一项所述的存储器件，其中所述至少两个预定寄存器存储区用作FIFO存储区。
16、一种多路分解器件，用于多路分解多个输入数据流并且将多路分解的数据流提供给多个数据处理单元，将所述输入数据流提供给如前述权利要求中任何一项所述的存储器件。
17、根据权利要求16所述的器件，其中所述多路分解器件包括基于PRML的交织器功能性。
18、一种多路复用器件，用于多路复用由多个数据处理单元提供的数据流，并且用于产生多路复用的输出数据流，将所述数据流提供给如权利要求1至14中任何一项所述的存储器件。
19、根据权利要求18所述的器件，其中所述多路复用器件包括基于PRML的去交织器功能性。
20、一种方法，包括步骤：
提供具有可以由相应地址范围(AS1至ASz)寻址的至少两个预定寄存器存储区的存储器(EM)；
提供至少一个访问端口(P1至PZ)，用于提供对所述存储器(EM)的访问；以及
提供访问控制装置(A)，用于寻址所述存储器(EM)，以便使所述寄存器存储区用作移位寄存器，并且将所述至少一个访问端口(P1至PZ)的移位寄存器访问映射到所述存储器(EM)的整个地址空间的预定地址。
CNB2004800186768A 2003-07-02 2004-06-30 具有多个移位寄存器功能性的单个存储器 Expired - Fee Related CN100485601C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP03101980.5 2003-07-02
EP03101980 2003-07-02

Publications (2)

Publication Number Publication Date
CN1816796A true CN1816796A (zh) 2006-08-09
CN100485601C CN100485601C (zh) 2009-05-06

Family

ID=33560838

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800186768A Expired - Fee Related CN100485601C (zh) 2003-07-02 2004-06-30 具有多个移位寄存器功能性的单个存储器

Country Status (8)

Country Link
US (1) US7774573B2 (zh)
EP (1) EP1644820B1 (zh)
JP (1) JP4900800B2 (zh)
KR (1) KR20060028706A (zh)
CN (1) CN100485601C (zh)
AT (1) ATE396447T1 (zh)
DE (1) DE602004013977D1 (zh)
WO (1) WO2005003956A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104714903A (zh) * 2013-12-12 2015-06-17 联发科技（新加坡）私人有限公司 存储系统
CN106875901A (zh) * 2015-12-04 2017-06-20 辛纳普蒂克斯日本合同会社 缓冲存储器装置及显示驱动装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817204B1 (ko) 2006-12-22 2008-03-27 재단법인서울대학교산학협력재단 플래시 메모리의 매핑 방법 및 장치
TWI382426B (zh) * 2007-10-04 2013-01-11 Realtek Semiconductor Corp 預測快取記憶體之存取位置的方法及系統
EP2669805A4 (en) * 2011-01-25 2016-08-31 Fujitsu Ltd MEMORY CONTROL METHOD AND SYSTEM
CN103594109B (zh) * 2012-08-15 2017-09-15 上海华虹集成电路有限责任公司 一种替代双端口静态存储器的存储器结构

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3824562A (en) * 1973-03-30 1974-07-16 Us Navy High speed random access memory shift register
US4862419A (en) * 1983-11-10 1989-08-29 Advanced Micro Devices, Inc. High speed pointer based first-in-first-out memory
US4750154A (en) * 1984-07-10 1988-06-07 Prime Computer, Inc. Memory alignment system and method
GB2214759B (en) * 1988-01-18 1992-01-02 Plessey Co Plc High speed digital data link
US4879720A (en) * 1988-03-10 1989-11-07 M/A-Com Government Systems, Inc. Decoder ring system
JPH01269150A (ja) * 1988-04-20 1989-10-26 Nec Eng Ltd バッファリング装置
DE69031220T2 (de) * 1990-12-20 1998-02-12 Ibm Hochgeschwindigkeitsmultiport-FIFO-Pufferschaltung
JPH04221491A (ja) * 1990-12-21 1992-08-11 Nippon Telegr & Teleph Corp <Ntt> セルｆｉｆｏ回路
US5276808A (en) * 1991-02-04 1994-01-04 International Business Machines Corporation Data storage buffer system and method
JPH05258555A (ja) * 1992-03-17 1993-10-08 Nec Corp Ｆｉｆｏ半導体メモリ
US5812820A (en) * 1995-09-29 1998-09-22 Pacific Commware, Inc. Virtual UART
US5712992A (en) * 1995-12-06 1998-01-27 Cypress Semiconductor Corporation State machine design for generating empty and full flags in an asynchronous FIFO
US5809339A (en) * 1995-12-06 1998-09-15 Cypress Semiconductor Corp. State machine design for generating half-full and half-empty flags in an asynchronous FIFO
US5828992A (en) * 1995-12-11 1998-10-27 Unova Ip Corp. Automated control system with bilingual status display
US5627797A (en) * 1995-12-14 1997-05-06 Cypress Semiconductor Corporation Full and empty flag generator for synchronous FIFOS
US5850568A (en) * 1995-12-22 1998-12-15 Cypress Semiconductor Corporation Circuit having plurality of carry/sum adders having read count, write count, and offset inputs to generate an output flag in response to FIFO fullness
US5852748A (en) * 1995-12-29 1998-12-22 Cypress Semiconductor Corp. Programmable read-write word line equality signal generation for FIFOs
US5682356A (en) * 1996-01-11 1997-10-28 Cypress Semiconductor Corp. Multiple word width memory array clocking scheme for reading words from a memory array
US5764967A (en) * 1996-03-29 1998-06-09 Cypress Semiconductor Corporation Multiple frequency memory array clocking scheme for reading and writing multiple width digital words
US5978868A (en) * 1997-08-28 1999-11-02 Cypress Semiconductor Corp. System for generating buffer status flags by comparing read and write pointers and determining direction of progression of read pointer with respect to write pointer
US5963499A (en) * 1998-02-05 1999-10-05 Cypress Semiconductor Corp. Cascadable multi-channel network memory with dynamic allocation
JP2000149436A (ja) * 1998-11-02 2000-05-30 Sony Corp ディジタル情報再生装置および再生方法
JP2001195877A (ja) * 2000-01-11 2001-07-19 Seiko Epson Corp 半導体集積装置
US6526495B1 (en) * 2000-03-22 2003-02-25 Cypress Semiconductor Corp. Multiport FIFO with programmable width and depth

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104714903A (zh) * 2013-12-12 2015-06-17 联发科技（新加坡）私人有限公司 存储系统
CN104714903B (zh) * 2013-12-12 2018-03-27 联发科技（新加坡）私人有限公司 存储系统
CN106875901A (zh) * 2015-12-04 2017-06-20 辛纳普蒂克斯日本合同会社 缓冲存储器装置及显示驱动装置

Also Published As

Publication number Publication date
KR20060028706A (ko) 2006-03-31
US7774573B2 (en) 2010-08-10
JP2007527079A (ja) 2007-09-20
CN100485601C (zh) 2009-05-06
EP1644820A1 (en) 2006-04-12
WO2005003956A1 (en) 2005-01-13
ATE396447T1 (de) 2008-06-15
DE602004013977D1 (de) 2008-07-03
EP1644820B1 (en) 2008-05-21
JP4900800B2 (ja) 2012-03-21
US20060155927A1 (en) 2006-07-13

Similar Documents

Publication Publication Date Title
US6035427A (en) Convolutional interleaver and method for generating memory address therefor
KR100240372B1 (ko) 데이타를 부호화 및 복호화하는 장치 및 방법
US8127199B2 (en) SDRAM convolutional interleaver with two paths
US7840859B2 (en) Block interleaving with memory table of reduced size
JPWO2006082923A1 (ja) 並列インターリーバ、並列デインターリーバ及びインターリーブ方法
US7529139B2 (en) N-port memory circuits allowing M memory addresses to be accessed concurrently and signal processing methods thereof
CN1115547A (zh) 解码系统中的自适应位流分离装置
EP2165334A1 (en) Concurrent multiple-dimension word-addressable memory architecture
WO2010061184A1 (en) Interleaving or de-interleaving for variable data block sizes and continuous data reception
Chang A low-cost dual-mode deinterleaver design
CN100485601C (zh) 具有多个移位寄存器功能性的单个存储器
WO2008054987A2 (en) Using no-refresh dram in error correcting code encoder and decoder implementations
JP3796250B2 (ja) デジタル通信システムのデインターリービング装置およびそのデインターリービング方法
EP1233523A1 (en) Method and apparatus for decoding error correction code
US7073012B2 (en) System and method for interleaving data in a communications device
US20070277064A1 (en) Reconfigurable convolutional interleaver/deinterleaver using minimum amount of memory and an address generator
US7610453B1 (en) Reordering each array in a sequence of arrays
CN1168222C (zh) 通过组块分配降低去交织器存储需求的系统和方法
CN101242190A (zh) 时间解交织方法
US5568494A (en) Encoding or decoding device comprising a paged memory
US6871256B2 (en) Method and arrangement in a stack having a memory segmented into data groups having a plurality of elements
TW201635741A (zh) 時間解交錯電路與執行時間解交錯處理之方法
CN110383785B (zh) 在dvb-t2接收机中执行二进制数据流的时域去交织的装置
EP0658983B1 (en) Encoding or decoding device comprising a paged memory
TW201703443A (zh) 時間及單元解交錯電路及執行時間及單元解交錯處理之方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20071214

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20071214

Address after: Holland Ian Deho Finn

Applicant after: Koninkl Philips Electronics NV

Address before: Holland Ian Deho Finn

Applicant before: Koninklijke Philips Electronics N.V.

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090506

Termination date: 20180630

CF01 Termination of patent right due to non-payment of annual fee