JPS5853379B2 - 多重処理装置マイクロコンピュ−タ - Google Patents

Description

【発明の詳細な説明】 この発明は一般にマイクロコンピュータ・システム、更
に特定して伝えば、母線相互接続構造を用いた多重処理
装置マイクロコンピュータ・システムに使われる記憶装
置に関する。

広範囲の用途に於てマイクロコンピュータの重要性は次
第に高まりつ工ある。

マイクロ処理装置及びマイクロコンピュータの生産で節
約が計られたことによってそのコストが引続いて低下し
た為、これらは一層多くの用途で利用されるものと思わ
れる。

１台の記憶装置又はその一部分と共に、２台以上の処理
装置を利用するのが望ましいという場合が屡々ある。

これはマイクロコンピュータ・システムの能力を高める
為に、マイクロコンピュータによって行なわれる機能を
２つ又は更に多くの処理装置に分割する上で望ましいこ
とがある。

多重処理装置システムの別の利点は、１台の複雑で、そ
の為一層コストの高い処理装置の代りに、２台又は更に
多くの比較的コストの安い処理装置を用いて、複雑なシ
ステムを実現することにより、コストを切下げることが
出来ることである。

別の利点は、１台の処理装置が故障した場合、２台目の
処理装置が故障した処理装置の作用を引受け、こうして
処理装置１台のシステムでは得られない冗長性が得られ
る様に、システムを設計することが出来ることである。

多重処理装置マイクロコンピュータ・システムに伴う更
に別の利点は、どの処理装置からも直接的に呼出し得る
共有記憶装置を通じて２台又は更に多くの処理装置の間
で通信を行なうことが出来ることである。

こういう種類のシステムは、データだけでなくプログラ
ミング情報をも共有することが出来ると共に、１個の記
憶装置に貯蔵されている命令を変更することにより、１
台の処理装置が別の処理装置のプログラミングを制御す
ることが出来るという利点もある。

現在使われている多くのマイクロ処理装置は例えば記憶
装置と入出力装置という様に、マイクロ処理装置とマイ
クロコンピュータ・システムの他の部品との間の通信を
行なう母線構造に従って構成されている。

母線相互接続構造により、システムの基本的なハードウ
ェアを物理的に変更しなくても、その内部の部品を取替
えることにより、マイクロコンピュータ・システムの変
更が容易に出来る。

その為、多重処理装置マイクロコンピュータ・システム
に使われる共有記憶装置が母線型相互接続構造と合うも
のであることが望ましい。

多重処理装置マイクロコンピュータ・システムに於ける
上記並びにその他の利点及び改良がこの発明によって達
成される。

簡単に云うと、この発明の１面では、多重処理装置マイ
クロコンピュータ・システムが、実質的に独立の２つ又
は更に多くの処理装置を持ち、その各々がそれ自身の母
線型相互接続構造を持っており、更にシステムが、他の
処理装置の適正な動作を妨げずに任意の処理装置によっ
て呼出すことが出来る共有記憶装置を有する。

この発明の別の面として、多重処理装置が共有する記憶
装置を持つマイクロコンピュータに於て、１つの処理装
置を優先処理装置と選定し、他の処理装置の適正な動作
を妨げずに優先的に共有記憶装置を呼出すことが出来る
様にする。

こういう種類のマイクロ処理装置が、この発明の主な対
象とする共有記憶装置と共に、典型的にはクロック波形
に従って、時間の一部分の間だけ、連想記憶装置を積極
的に利用するモードで動作する。

この場合、記憶装置に対する実際の接続はクロックの成
る段階の間しか必要としない。

この発明の共有記憶装置は、１個の記憶装置を２つ又は
更に多くの処理装置が非常に効率よく利用出来る様な形
で、２個のマイクロ処理装置が共有記憶装置を利用出来
る様にする。

普通便われている成る記憶装置の特徴として、記憶装置
は、処理装置がサービスを利用する速度よりも一層速く
、マイクロ処理装置からのサービスの要請に応答するこ
とが出来る。

例えば、成るマイクロ処理装置が読出し又は書込み動作
を遂行する速度よりも一層速く、記憶装置にデータを書
込み又は読出すことが出来る。

この為、この発明では、一方の処理装置がサービスを要
求しない時間を他方の処理装置に専用にする様にして、
１個の共有記憶装置が２つ又は更に多くの処理装置にサ
ービスを行なうことが出来る様にすることにより、記憶
装置利用効率を高める手段を設ける。

この様にして、従来は記憶装置が作用していなかった、
従ってむだになっていた時間のかなりの分が効率よく利
用される。

この発明の別の面として、共有記憶装置が提供される。

希望によっては、この共有記憶装置は、それを共有する
２つ又は更に多くの処理装置の各各にとって、処理装置
の全記憶装置能力の相異なる部分になる様にすることが
出来る。

例えば、各各の処理装置が６４０００個の記憶アドレス
をアドレスすることが出来、この発明に従って８０００
個のアドレスの範囲で共有記憶装置を設けると仮定する
。

この発明の特徴により８０００個の共有アドレスが第１
の処理装置に対してはアドレスＯ乃至７９９９、第２の
処理装置に対しては８０００乃至１５９９９になる様に
することが出来る。

勿論、希望によっては、共有記憶装置が２つ又は更に多
くの処理装置に対して同じアドレスであってもよい。

この発明の共有記憶装置を含む処理装置２台を持つマイ
クロコンピュータが第１図にブロック図で示されている
。

コンピュータ１０が第１の処理装置１２及び第２の処理
装置１４を含む。

２つの処理装置を持つ多重処理装置マイクロコンピュー
タを第１図について説明するが、当業者であれば、この
発明に従って１個の共有記憶装置と共に２つ、３つ又は
更に多くの処理装置を使うのも容易であることが理解さ
れよう。

処理装置１２には第１の母線構造１６が付設されており
、これはアドレス母線１８、データ出力母線２０、デー
タ入力母線２２、読出し／書込み制御母線２４及び待ち
母線２６を含む。

当業者であれば、読出し／書込み制御母線及び待ち母線
が１本の線で示されており、アドレス及びデータ母線が
３本の線で示されているが、母線の形がどうなるかは、
母線に沿って伝送すべき信号の種類並びに数によること
は明らかであろう。

例えば、１６ビツトもの多くのビットを含む並列のアド
レス、データ入力及び出力を用いるのが便利である場合
が多い。

アドレス母線が、所要数のビットを供給するのに十分な
数の別々の電気接続線を持つことが理解されよう。

同様に、データ出力及びデータ入力母線は、夫々例えば
８ビツトの並列形式の情報を持っていてよく、その為、
データ入力及びデータ出力母線の夫々に対し８本の導体
から成る母線が必要である。

読出し／書込み母線及び待ち母線は、希望に応じて、大
地を基準とした１本の電気導体、又は２本或いは更に多
くの導体を用いて容易に作り上げることが出来る。

種々の母線が具体的にどういう形をとるかは、この発明
で利用する処理装置並びに関連した付属装置の構成に関
係する。

図に示してないが、この発明の特定の実施例で付加的な
母線を設けてもよいことが当業者に理解されよう。

例えば、図示していないが、第１図のマイクロコンピュ
ータ・システム１０には給電母線が含まれていることを
承知されたい。

母線１８乃至２６と実質的に同一の第２組の母線が第２
の処理装置１４に付設されている。

これらの母線１８’、 ２０’、 ２２’、 ２４’、
２６’は処理装置１２に付設された母線１８乃至２６
に対応する。

各々の処理装置１２，１４及びそれに関連した母線構造
に成る周辺装置が付設される。

処理装置１２が母線構造１６により入出力装置３０及び
局部記憶装置３２に接続される。

処理装置１４及びそれに関連した母線構造１６が入出力
装置３４、入出力装置３６及び局部記憶装置３８に接続
される。

処理装置並びに上に述べた付設装置の間の接続は普通の
ものであって、その為こ〜では詳しく説明しない。

簡単に云うと、アドレス母線１８゜１８′が処理装置１
２，１４からアドレス情報を供給され、このアドレス情
報が母線構造に接続された各々の装置に供給される。

任意の所定の時にアドレス母線に存在するアドレスは、
特定の装置内の特定のアドレスに対応し、その装置内の
、そのアドレスが対応する特定の位置に対して呼出しが
行なわれる。

例えば、特定の１６ビツトのアドレスが記憶装置内の成
る位置に対応することがある。

アドレス線上に特定の組合せのビットが現われる時、記
憶装置内のその位置を処理装置が利用することが出来る
。

母線２０，２２及び対応する母線２０’、２２’がデー
タ入力及び出力母線である。

これらの母線は成る装置から別の装置へデータを転送す
る為の装置間の通路になる。

データ入力及び出力母線が実際のデータを装置の間で伝
達する。

例えばアドレス母線に記憶アドレスをのせ、処理装置か
らのデータをデータ出力母線にのせると、そのデータが
アドレスされた装置で受取られることににより、記憶装
置にデータを書込み、又は記憶装置から読出すことが出
来る。

データを記憶装置又はその他の装置に送込み又はそれか
ら再生する前に、読出し／書込み母線２４及び２４’上
を伝達される様な種類の信号によって例示される様な別
の信号を記憶装置に供給する必要があることがある。

待ち母線２６ 、２６’は、サービスの要請をした装置
がこの要請に応じきれない時、サービスを要請する装置
からの信号を伝える。

例えば、処理装置から入出力装置へデータを供給する場
合、処理装置は入出力装置が利用し得る速度より高い速
度でデータを供給することが出来る場合がよくある。

データが失なわれない様にする為、処理装置に待ち信号
を送り、処理装置から入出力装置へのデータの流れの速
度を、入力出装置がデータを受理し得る速度でデータが
供給される様な程度に下げる。

種々の動作を遂行し得る速度が相異なる時、任意の２つ
の装置の間に同様な関係が生じ得る。

前に述べた装置の他に、マイクロコンピュータ１０が共
有記憶装置４０を含む。

共有記憶装置４０は両方の処理装置１２，１４に関連し
た母線構造に接続される。

この発明の好ましい実施例では、共有記憶装置４０が、
両方の処理装置１２゜１４が呼出し得る１個の記憶装置
を含む。

共有記憶装置４０が各々の処理装置にとって、各々の処
理装置から呼出し得る記憶装置全体の内の相異なる部分
に見える様にすることが、この発明の１つの特徴である
。

この発明の現在好ましいと考えられる実施例の共有記憶
装置の１例が第２図に示されている。

アドレス・ポート５２、データ入力ポート５４、データ
出力ポート５６、読出し／書込み制御ポート５８及び記
憶装置付能ポート６０を持つ記憶装置５０を設ける。

この記憶装置は等速呼出し記憶装置にするのが有利であ
る。

前に第１図について説明した様に、アドレス・データ入
力、データ出力、読出し／書込み及び記憶装置付能の各
々のポートは物理的な接続部は１つ又は更に多くを含む
ことがある。

記憶装置５０のアドレス・ポート５２が３状態バッファ
６２，６４に接続される。

バッファ６２，６４は記憶装置５０のアドレス・ポート
５２と、この記憶装置を呼出す２つの処理装置に関連し
た適切なアドレス母線との間を選択的に接続する。

この発明では、第２図の共有記憶装置モジュールを第１
図に例示した様な種類のマイクロコンピュータと共に容
易に用いることが出来、以下の説明では、第２図の共有
記憶装置が第１図の共有記憶装置４０に対応すると仮定
する。

この為、３状態バツフア６２．６４が第１図のアドレス
母線１８ 、１８’に接続される。

３状態バツフア６２゜６４を１個のブロックで示しであ
るが、多重アドレス接続に対処する為、必要に応じて多
重ブロックを用いてもよいことは云う迄もない。

３状態バッファ６２，６４が入力端子６６．６８と出力
端子７０．７２を持つ。

３状態バツフア６２がゲート入力端子７４を持ち、この
発明の図示の特定の実施例では、この端子は反転入力端
子である。

即ち、大地又は論理Ｏの信号が印加された時、３状態バ
ツフア６２を作動する入力端子である。

３状態バツフア６４には対応するゲート入力端子７６が
設けられている。

３状態バッファ６２，６４が入力６６，６８と出カフ０
．７２との間を選択的に接続する。

例えばゲート入力端子Ｔ４に論理Ｏレベルの信号が印加
されると、入力６６及び出カフ０の間が低インピーダン
スで電気的に接続される。

ゲート端子７４に正の電圧即ち論理１が加えられると、
入力６６及び出カフ０の間は接続されず、出カフ０は浮
動状態になる。

即ち、ゼロ信号にもプラス信号にも接続されず、実質的
に終端していない状態にとｇまる。

３状態バツフア６４の動作も同じである。

３状態バツフア６２．６４の作用は、単極単投形の継電
器と概念的に同様であり、入力及び出力端子６６．７０
が継電器接点であり、ゲート端子７４が継電器コイルに
対する接続部になる。

当業者であれは、３状態バツフア６２．６４の作用は種
々の形で行なうことが出来、この発明が上に述べた作用
を達成する特定の方法又は装置に制約されるものでない
ことが理解されよう。

別の３状態バッファ７８，８０が、読出し／書込み人力
８２．８４から記憶装置５０の読出し／書込み入力５８
への接続を選択的に決める。

同様に、３状態バッファ８６，８８が入力９０ 、９２
からデータ入力ポート５４への接続を行ない、バッファ
９４．９６が記憶装置５０のデータ出力ポート５６から
出力端子９８．１００への接続を行なう。

バッファ６２，６４と同じく、バッファ７８．８０．８
６．８８．９４．９６が適正な母線に対して２つ以上の
電気接続を持っていてもよいことは云う迄もない。

バッファの性質により、マイクロコンピュータ・システ
ムの適正な母線に直接的に接続することが出来る。

例えば、バッファ６２が母線１８に接続され、バッファ
６４が母線１８′に接続され、バッファ７８が母線２４
に接続され、バッファ８０が母線２４′に接続され、バ
ッファ８６が母線２０に接続され、バッファ８８が母線
２０′に接続され、バッファ９４が母線２０に接続され
、バッファ９６が母線２２′に接続される。

更に第２図の共有記憶装置がアンド・ゲート１０２ 、
１０４を含む。

この発明では、これらのアンド・ゲートは、母線１８
、１８’の内、上位アドレス・ビットを伝達する部分に
接続される様になっている。

当業者であれば、アドレス母線が複数個のアドレス・ビ
ットを２進形式で伝達することが理解されよう。

アドレス・データが並列形式である場合を考えると、記
憶装置５０にあるアドレスの数が、アドレスし得るアド
レスの総数より少ない場合、記憶装置５０だげのアドレ
スを一意的に特定するのに上位アドレス・ビットが必要
ではないことが理解されよう。

然し、上位アドレス・ビットは、記憶装置５０によって
表わされる記憶アドレス・ブロックを処理装置が呼出し
得る他の記憶アトｔ・スから識別する為に必要である。

この為、上位アドレス・ビットがアンド・ゲート１０２
．１０４に印加され、これらのアンド・ゲートが、記憶
装置５０がアドレスされた時に、出力１０６，１０８に
信号を発生する。

各々のアンド・ゲート１０２，１０４が複数個の入力１
１０゜１１２を有する。

その数が幾らになるかは、記憶装置５０の規模並びに処
理装置のアドレス能力によって変わる。

アンド・ゲー）１０２，１０４はその各々の入力が論理
ルベルにある時に出力を発生するから、夫々の処理装置
が記憶装置の内、最高アドレス位置を持つ部分をアドレ
スした時に記憶装置５０が呼出されることが判る。

例えば、処理装置からアドレス母線に１６ビツトが送ら
れ記憶装置５０が例えば８０００個のアドレスを持ち、
これら８０００個のアドレスが、処理装置によってアド
レスし得る最高の８０００個のアドレスであり、この８
０００個のアドレスが処理装置がアドレスし得るアドレ
スの総数の内の１／８を表わす場合、記憶装置の８ブロ
ツクの内のどれをアドレスするかを一意的に決定するに
は３つの２進ビツトしか必要としない。

この為、第２図に示したこの発明の実施例では、３つの
最上位アドレス・ビットがアンド・ゲート１０２の入力
１１０に印加され、各々の入力１１０が高である時に出
力１０６に出力が発生される。

記憶装置の他の７つのブロックはアンド・ゲート１０２
の入力１１０に少なくとも１つのゼロ又は低のビットを
発生し、出力１０６には出力が発生されないことが理解
されよう。

この発明に従って最高グループの記憶アドレス以外をア
ドレスしたい場合、アドレス母線の上位部分とアンド・
ゲート１０２０間にインバータを用い、３つの論理１か
ら成る入力を入力１１０に加えることが出来る。

従って、記憶装置５０が処理装置にとって、多数の記憶
装置ブロックのどれかに見えることが理解されよう。

更に、ゲート１０２，１０４は、記憶装置５０が各々の
処理装置１２，１４にとって、夫々の処理装置がアドレ
スし得る記憶装置の相異なる部分である様に見える様に
構成することが出来る。

例えば、アドレス・データの３ビツトが各々のゲー）１
０２゜１０４に供給され、ゲート１０４に印加される各
各のビットがその人力１１２に接続される前に反転され
ると仮定する。

ゲート１０４は、各々の上位アドレス・ビットが１では
なく０である時に、出力端子１０８に出力信号を発生し
、記憶装置５０が処理装置１４にとっては最も低い８０
００個の記憶アドレスであり、処理装置１２にとっては
最も高い８０００個の記憶アドレスである様に見えるこ
とが理解されよう。

アンド・ゲート１１６，１１８の出力１２０・１２２が
夫々２つの処理装置の母線構造に接続される。

出力１２０が待ち母線２６に接続され、出力１２２が待
ち母線２６′に接続される。

第２図の共有記憶装置が、第１図の多重処理装置マイク
ロコンピュータの２つの部分の母線構造だけに接続され
ることが判る。

この他の制御作用は必要ではなく、２つの母線構造の間
に直接的な接続はない。

第２図の共有記憶装置の動作には多数の条件が充たされ
ることが必要である。

記憶装置５０はいづれの処理装置１２．１４からもアド
レスすることが出来るが、両方から同時にアドレスする
ことは出来ない。

１つの処理装置だけが記憶装置をアドレスする時、第２
図の共有記憶装置はこの処理装置が呼出すことが出来る
。

両方の処理装置が同時に記憶装置の呼出しを必要とする
時、最も最近に記憶装置を利用した処理装置に呼出しが
許される。

処理装置のサービス要請は、ゲーＮＯ２゜１０４のいづ
れかの出力１０６．１０８の高の出力となって現われる
ことか理解されよう。

説明の便宜上、高及び低の信号と呼ぶことにする。

高及び低の論理レベルの信号と云っても、相対的な大き
さを具体的に何等表わすものではない。

当業者であれば、高及び低が夫々論理１及び論理Ｏを指
すことが理解されよう。

先づ、アンド・ゲート１０２の出力１０６だけが作動さ
れて、高の信号を発生し、処理装置１２が記憶装置の呼
出しを希望していることを表わすと仮定する。

高の信号がアンド・ゲート１０２の出力１０６に現われ
、同時にノア・ゲート１３２の入力１３０、ナンド・ゲ
ート１４０の入力１３８及びナンド・ゲート１４４の入
力１４２に現われる。

処理装置１４からはサービスの要請がないから、アンド
・ゲート１０４の出力１０８は低であって、インバータ
１４８の入力１４６、ナンド・ゲート１５２の入力１５
０及びナンド・ゲート１５６の入力１５４に対して低の
信号を送る。

インバータ１３６がナンド・ゲート１５２の入力１７２
に低の信号を送り、ナンド・ゲートの出力１７４がこの
嵩高になる。

ナンド・ゲート１５２の出力１７４がナンド・ゲート１
６６の入力１６４に接続され、それに対して高の信号を
供給する。

インバータ１４８の入力１４６が低であるから、その出
力１５８が高の信号となり、ナンド・ゲート１４０の入
力１６０に送られる。

ナンド・ゲート１４０の入力１３８も高であるから、そ
の出力１６２が低になり１．ナンド・ゲート１７８の入
力１７６に対して低の信号を供給し、その出力１８２が
高になる様に保証する。

出力１８２がナンド・ゲート１６６の入力１６７に接続
され、両方の人力１６４ 、１６７が高であるから、ナ
ンド・ゲート１６６の出力１６８が低になり、夫々３状
態バツフア６２゜７８のゲート入カフ４，１８４に対し
て低の信号を供給する。

同様に低の信号が３状態バツフア８６の入力１９０及び
ナンド・ゲート１１６の入力１９２に送られ、その出力
１２０に高の信号が発生される。

前に述べた様に、ナンド・ゲート１１６．１１８は夫々
処理装置１２，１４に関連した待ち母線に接続されてい
る。

この発明では、低の信号は処理装置を待たせ、高の信号
は処理装置が進行出来る様にする。

この為、３状態バツフア６２がその入力６６と出カフ０
の間の接続を行ない。

こうしてアドレス母線１８を記憶装置５０の入力５２に
接続することが理解されよう。

同様に、３状態バツフア７８の入力８２が記憶装置７０
０Å力５８に接続され、３状態バツフア８６の入力９０
が記憶装置５００Å力５４に接続される。

従って、適正なアドレス、読出し／書込み及びデータ母
線が記憶装置に接続される。

データを受取るか又はデータを送出す様に記憶装置を選
択的に作動することは後で説明する。

処理装置１４だげがサービスを要求した時の第２図の共
有記憶装置の動作は、前に説明した所と同様であり、ナ
ンド・ゲート１７８の出力１８２に低の信号を発生し、
こうして３状態バツフア６４．８０，８８を作動し、入
力６８，８４゜９２を記憶装置５０に接続する。

両方の処理装置１２．１４が同時にサービスを要求した
時の共有記憶装置の動作は、どちらの処理装置が一番最
近に記憶装置の呼出しをしたかに関係する。

同時のサービス要請の前に、処理装置１２が一番最近に
記憶装置をアドレスしたと仮定する。

ナンド・ゲ−Ｎ６６の出力１６８が低の信号を発生する
が。

出力１８２は高の信号を発生する。

この時、両方のナンド・ゲーＮＯ２，１０４が低の信号
を発生し、どちらの処理装置もサービスを要求していな
いと仮定する。

低の信号がナンド・ゲート１４０に送られ、こうしてナ
ンド・ゲート１６６の入力１６４に高の信号が加えられ
る。

ナンド・ゲート１６６の入力１６７がナンド・ゲート１
７８の出力１８２に接続されていて、この時この出力が
高の信号を出しているから、ナンド・ゲ−Ｎ６６は前の
状態にとｙまり、その出力１６８に低の信号を発生する
。

この低の信号がナンド・ゲート１７８の入力１８０に接
続され、その出力１８２に高の信号が引続いて発生され
る様に保証する。

ナンド・ゲー）１６６．１７８がフリップフロップ回路
を構成する様に接続されて（・て、どちらの処理装置か
らもサービス要請がない時、その出力に夫々低及び高の
信号を維持することが判る。

こＳで両方の処理装置がサービスを要請したと仮定する
。

両方の出力１０６，１０８が高になり、こうしてインバ
ータ１３６，１４８に高の信号を加え、この為、これら
のインバータが夫々出力１５８，１７０に低の信号を発
生する。

これらの低の信号は、夫々入力１７６．１６４に結合さ
れた出力１６２，１７４に高の信号が発生されることを
保証する。

前に述べた様に、ナンド・ゲ−Ｎ６６は前はオン状態に
あって、その出力１６８に低の信号を発生しており、ナ
ンド・ゲート１Ｔ８はその出力１８２に高の信号を発生
しているから、両方の処理装置が同時にサービス要請を
した際、こういう状態が続くことが判る。

ナンド・ゲート１６６に対する入力が高にとｇまり、ナ
ンド・ゲート１７８の入力１８０，１７６が夫夫低及び
高であって、ナンド・ゲート１７８の出力１８２に高の
出力が発生される。

こ呈で処理装置１４だげが要請をし、従って出力１０６
が低で、出力１０８が高であると仮定する。

高の信号がインバータ１４８及びナンド・ゲート１５２
の入力１５０に印加される。

低の信号がインバータ１３６及びナンド・ゲート１４０
の入力１３８に印加されろ。

この為、ナンド・ゲート１４０かその出力１６２に高の
信号を発生するが、ナンド・ゲート１５２はその出力１
７４に低の信号を発生する。

ナンド・ゲート１５２の出力１７４に現われる低の信号
がナンド・ゲート１６６の入力１６４に接続され、この
ナンド・ゲートがその出力１６８に高の信号を発生する
。

ナンド・ゲート１６６の出力はナンド・ゲート１７８の
入力１８０に接続されている。

ナンド・ゲート１４０の出力１６２がナンド・ゲート１
７８の入力１７６に接続されているから、その出力１８
２が低の状態に変わり、処理装置１４は記憶装置の呼出
しが許され、その反面、処理装置１２は呼出しが出来な
くなる。

この発明では、前に述べた様に、要請が一度に１つだけ
発生する時、この呼出しを要請するいづれの処理装置に
も呼出しが許され、同時に要請を受取った時には、一番
最近に呼出しをした処理装置に呼出しが許されることが
理解されよう。

この様にして、どの処理装置も、記憶装置とのやり取り
の間に、他方の処理装置の要請によって中断されること
がない。

記憶装置の呼出し様式として、処理装置又は他の装置か
ら記憶装置にデータを読込む第１のモードと、記憶装置
から処理装置又はその他の装置へデータを読出す第２の
モードの２つのモードを使うことが望ましい。

第２図の共有記憶装置はこういう２つの呼出しモードに
必要な制御部を有する。

当業者であれば、読出し及び書込み動作を行なう為の記
憶装置５０に対する電気接続が若干異なることが理解さ
れよう。

具体的に云うと、データ出力ポート５６は比較的低イン
ピーダンスの信号源であり、その論理レベルが記憶装置
５０から供給されるデータを決定する。

従って、データ出力ポート５６は、記憶装置からデータ
を読出したい時を除き、適切な処理装置の母線構造から
隔離しておかなければならないことが理解されよう。

データ入力ポート５４は母線構造からデータを受取る栄
になっており、インピーダンスが比較的高いの？：Ｊ″
−特徴である。

従って、特定の処理装置が記憶装置を呼出す時間の間、
実際に使われていない時にポート５４を隔離することは
不必要である。

データ入力ポート及びデータ出カポ−）５４．５６の鼻
いは、ポート５６にデータが現われた時、何時でもそれ
が接続されたデータ母線を特定のアドレスされた記憶位
置にあるデータの値に実質的にクランプすることを考え
れは、容易に理解されよう。

太しデータ入力母線５４は、読出し／書込みポート５８
に印加された信号によって決定される以外Ｏデータが記
憶装置に送込まれることはないから、手動状態にするこ
とが出来る。

この為、データ出力ボート５６が、ナンド・ゲート１４
４，１５６（よって夫々制御される３状態バツフア９４
゜９６に接続される。

例として、ナンド・ゲート１４４について詳しく説明す
ると、処理装置１２ぞげが記憶装置を呼出すことを希望
する時、ナンド・ゲート１４４の入力１４２に高の信号
が供給されることを前に述べた。

更に、ナンド・ゲート１６６の出力１６８がこの時低で
あり、この出力がインバータ１９２の入力１９０に接続
され、このインバータがナンド・ゲート１４４の入力１
９４に対して高の入力を供給することが判る。

ナンド・ゲート１４４の出力１９６か３状態バツフア９
４０入力１９８に接続され、これが付勢されると出力端
子９８を記憶装置５０の出力端子５６に接続する。

従って、実際のサービス要請がナンド・ゲート１０２に
よって検出された時にだけ、記憶装置５０が出力データ
母線に接続される。

３状態バッファ８６，８８は、実際のサービス要請が存
在しない時でも、最後にサービスを受けた処理装置を記
憶装置５０のデータ入力ポート５４に接続する様に作動
されたまＳであることが判る。

これはナンド・ゲート１６６．１７８が７リツプフロツ
プ回路として構成されている為である。

ナンド・ゲート１５６が３状態バツフア９６と共に同様
に協働し、ナンド・ゲート１５６の入力２０４．１５４
に高の信号が加えられた時には、何時でもナンド・ゲー
ト１５６の出力２００からの低の出力信号を３状態バツ
フア９６０入力２０２に供給する。

こういう信号が得られるのは、アンド・ゲート１０４が
処理装置１４からのサービス要請によって作動され、ナ
ンド・ゲート１７８がその出力１８２に低の信号を発生
し、これがインバータ２０６によって反転されてその出
力２０８の高の信号になる時である。

ナンド・ゲート１５６の入力２０４．１５４が両方共高
である為、その出力２００が低の信号を発生し、３状態
バツフア９６を作動すると共に、データ出力ポート５６
を３状態バツフア９６の出力１００に接続する。

読出し／書込み母線２４，２４’が、３状態バッファ７
８，８０によって記憶装置５０の読出し／書込みポート
５８に選択的に接続される。

バッファ７８，８０は夫々バッファ６２，６４と同時に
付勢され、対応するアドレス母線が記憶装置５０のポー
ト５２に接続されている時間の間、読出し／書込み母線
２４，２４’が記憶装置を制御する。

記憶装置付能ポート６０がノア・ゲート１３２の出力２
１０に接続される。

その入力１３０゜２１２が夫々アンド・ゲート１０２，
１０４の出力１０６，１０８に接続される。

アンド・ゲート１０２．１０４の一方又は両方がサービ
ス要請を表わす出力を発生する時、何時でも記憶装置が
ノア・ゲート１３２の出力２１０の高の信号によって付
能される。

第２図の共有記憶装置はいろいろな利点があり、当業者
であれは、普通便われている処理装置及び記憶装置の多
数の特定の組合せのどれにでも広く適用することが出来
ることが理解されようが、この発明では、共有記憶装置
の効率を実質的に高める成る特定の付加的な特徴を持た
せることが有利である場合が多い。

第３図は、第２図の共有記憶装置の略全部の利点の他に
、成る付加的な特徴を持つこの発明の共有記憶装置を示
す。

第３図について具体的に説明すると、第２図と同様な部
分には同じ参照数字を用いているが、第２図のインバー
タ１４８が、第３図ではナンド・ゲート２２０に替わっ
ていることが認められよう。

ナンド・ゲート２２０が、アンド・ゲート１０４の出力
１０８に接続された第１の入力２２２と、入力端子２２
６に接続された第２の入力２２４を含む。

インバータ１３６が第２のナンド・ゲート２２８に替わ
っており、これが第１及び第２の端子２３０．２３２を
含む。

入力２３０がアンド・ゲート１０２の出力１０６に接続
され、入力２３２が入力端子２３４に接続される。

入力端子２２６゜２３４は夫々処理装置１４，１２の状
態母線に接続される様になっている。

第３図の共有記憶装置の動作は、入力２２６．２３４に
印加される状態情報がどういうものであるかを考えれば
、最も判り易い。

以下説明するのは例であって、特定のマイクロ処理装置
、即ちインテル社によって製造された８０８０型の場合
であるが、他の処理装置でも形式は異なっても同様な状
態情報が発生され、当業者であれば、第３図に示す構造
に若干の変更を加えることによって容易に利用すること
が出来ることをことわって≦６く。

状態情報は、マイクロ処理装置が特定の時点に２つの状
態の内どちらの状態にあるかを表わす。

これらの状態を便宜的に状態及び活動モード又は状態と
呼ぶ。

状態モードの際、続く活動状態の間に行なわれる動作を
表わす情報がマイクロ処理装置のデータ出力ポートに供
給される。

例えば、状態期間の間、読出し、書込み、入力、出力及
び割込み動作を表示することが出来る。

マイクロ処理装置の状態及び活動の夫夫の状態は交互に
発生し、典型的には状態モードの方が活動モードより幾
分短いが、この発明でにこれが必須ではない。

入力２２６．２３４に作力１される信号は２つの状態、
即ち状態期間の間の仏の状態及び活動期間の間の高の状
態を持つ論理レベル信号である。

第３図の共有記憶装置の構成により、３つの動作モード
を容易に達成し得る。

第１のモードでを」一方の処理装置を他方に優先する様
に選ぶ。

とかば、優先順位の高い方の処理装置に対応する適すな
ナントゲート２２０又は２２８の入力を永久齢に高の論
理信号に接続することによって行なわかる。

例えば、処理装置１２を優先させたい場合を仮定する。

処理装置１２に対応するアンド・ゲート＆」アンド・ゲ
ート２２８であり、この為、入力２３４を湾の論理レベ
ル信号に接続し、入力２２６を処理装置１４の状態出力
に接続する。

入力２３４が高の論理レベル信号に永久的に接続されて
いるから、ナントゲート２２８の入力２３０が正であっ
て、処理装置１２のサービス要請があることを示す時、
低Ｃ信号をナントゲート２２８の出力２３６に発生しナ
ントゲート１５２の入力１７２に印加することが出来る
。

入力２２６が処理装置１４の状態出丈に接続されており
、前に述べた様に状態信号が高の信号から低の信号へ交
代的に変わるから、アンド・ゲート１０２の出力１０６
の高の信号によって表わされる様に、サービスの要請が
ある時、ナントゲート１６６．１７８で構成されるフリ
ラフフロップ回路が、処理装置１２のサービス要請に続
く処理装置１４０次の状態期間の間にトリガされる。

他方、処理装置１２が成る時間の間サービスを要請して
いて、現在も要請していると仮定する。

処理装置１２からの状態信号がナンド・ゲート２２８に
接続されず、その代りに永久的に高の論理信号が入力２
３２に接続されているから、アンド・ゲート１０２にサ
ービス要請が存在する限り処理装置１２が記憶装置５０
に対する接続を保持する。

第２の動作モードは、両方の入力２２６゜２３４をプラ
スに接続することにより、優先順位を相等しくする。

この動作モードは第２図に示したこの発明の実施例の動
作モードに対応する。

これは「済むまで排除」動作と呼ぶことが出来、要請が
ある限り、成る処理装置に対してサービスを行なう。

優先順位を割当てる３番目の、現在好ましいと考えられ
る方式は、両方の処理装置の優先順位を等しぐするが、
動作効率を実質的に高める。

このモードでは、状態信号が夫々の処理装置１４゜１２
から入力２２６，２３４に印加される。

両方のアンド・ゲー）１０２，１０４にサービス要請が
存在すると仮定すると、自己同期動作が行なわれる。

状態情報が活動動作モードを表示する限り各々の処理装
置に交互にサービスを行なう。

活動モードの判定並びに状態モードの初めの判定の為他
方の処理装置にサービスを切換える。

状態モード及び活動モードの長さが等しい特定の場合、
同期動作が行なわれ、記憶装置のサービスは略１００％
の時間の間２つの処理装置に交代的に行なわれる。

状態期間及び活動期間の長さが異なる場合、大低は状態
期間の方が短いが、成る程度の待ち時間が必要である。

この発明の共有記憶装置は、交互に状態期間及び活動期
間を持つ形式の処理装置に対しては、記憶装置を理想に
近い形で利用することが出来る様にし、各々の処理装置
が他方の処理装置が必要としない期間中に記憶装置を利
用することが出来る様にし、こうして従来は記憶装置に
約５０％のむだ時間があったものをなくす。

第３図の共有記憶装置は、成る特定の実施例に関連して
役立つこの発明の別の特徴をも含んでいる。

記憶装置読出し入力２４０，２４２がナンド・ゲート１
４４，１５６の付加的な入力２４４２４６に接続される
。

成るマイクロコンピュータシステムは、特定の記憶位置
並びに入力データ位置に対して同一のアドレスを採用し
ている。

この形式のコンピュータに関連して使う記憶装置は、記
憶アドレス及び入力アドレスの識別をする手段を持つこ
とが必要である。

記憶装置読出し端子２４０．２４２がこの作用を行なう
。

処理装置から送られて来たアドレスが記憶アドレスであ
るか人力アドレスであるかを表わす信号が、処理装置１
２．１４から入力２４０．２４２に印加される３人力２
４０に対して高の論理信号が印加されると、それは処理
装置から送られて来たアドレスが記憶アドレスであるこ
とを表わし、これに対して入力２４０に対する低の入力
は、入力アドレスが送られて来たことを表わす。

入力２４２に印加される信号も同じであるが、これは処
理装置１４から来る。

記憶装置読出し情報を追加したことにより、記憶装置並
びに多数の入力装置の両方を呼出すのに、アドレスの数
が一層少なくて済み、従ってアドレス・ビットの数も一
層少なくて済むと云う意味で、この発明のマイクロコン
ピュータ・システムの能力が増大することが判る。

例えば記憶装置読出し入力２４０に高の論理レベル信号
が加えられ、アンド・ゲート１０２がサービス要請を受
取ってその出力１０６に高の信号を発生し、それがナン
ド・ゲート１４４の入力１４２に印加かれると共に、ナ
ンド・ゲート１６６の出力１６Ｂに低の信号が発生され
且つそれがインバータ１９２によって反転されてナンド
・ゲート１４４の入力１９４に印加され時、３状態バツ
フア９４がその入力１９８に印加された低の信号によっ
て作動され、データ出力５６を、マイクロコンピュータ
・システムのデータ入力母線に接続された出力端子９８
に接続する。

同様に、ナンド・ゲート１５６の入力２４６，２０４，
１５４に論理的に高の信号が同時に存在することにより
、３状態バツフア９６が作動される。

記憶装置読出し入力２４０゜２４２のいづれかが低であ
る時、３状態バツフア９４．９６を作動することが出来
ず、その出力９８．１００が高インピーダンス状態にと
ｇまり、その為、アドレスされた入力装置から処理装置
がデータを受入れるのを妨げることはないことが理解さ
れよう。

当業者であれば、第３図に示したこの発明の特徴の一方
又は両方、即ち状態情報を利用することによる優先順位
の割当て並びに記憶装置読出し情報を使うことによるア
ドレス能力の増大の一方又は両方をこ〜に図示した共有
記憶装置にこの発明に従って応用することが出来ること
が理解されよう。

更に、このどの特徴も必須ではなく、いづれも他方に依
然するものではないことを述べておきたい。

この発明の共有記憶装置は、３つ又は更に多くの処理装
置で記憶装置を共有することが出来る様に構成するのも
容易である。

第４図は、第３図の共有記憶装置の全ての特徴並びに利
点を温存しながら、３つの処理装置を１個の記憶装置に
接続する手段を設けたこの発明の実施例を示す。

第４図の共有記憶装置は、第３図の共有記憶装置につい
て述べた状態情報の利用並びに記憶装置読出し情報の利
用の両方を含む。

第４図でも、第２図及び第３図と同様な素子には同じ参
照数字を用いている。

第４図の共有記憶装置の動作は、共有記憶装置を３つの
処理装置に同時に接続することが出来る様にする為の成
る論理素子を追加したことを別にすれば、第３図の場合
と実質的に同一である。

この為、第４図については第３図程詳しく説明しない。

第３図の動作原理が第４図の場合にもそのま工適用し得
る。

然し、第３図と第４図の違いを次に詳しく説明する。

第４図の共有記憶装置３００は、３番目の処理装置のア
ドレス、読出し／書込み、データ入力及びデータ出力母
線に選択的に接続を行なう付加的な３状態バッファ３０
２，３０４，３０６゜３０８を含む。

３状態バッファ３０２，３０４゜３０６．３０８は、１
番目及び２番目の処理装置のアドレス、読出し／書込み
、データ入力及びデータ出力母線を選択的に記憶装置５
０に接続するこれまであったバッファに対応し、実質的
にそれらと同一である。

更に共有記憶装置３００が、３番目の処理装置の上位ア
ドレス・ビットを共有記憶装置に接続する付加的なアン
ド・ゲート３１０と、３番目の処理装置の待ち母線に接
続されるナンド・ゲート３１２と、３番目の処理装置の
記憶装置読出し母線に接続されるナンド・ゲート３１４
とを含む。

ナンド・ゲート３２０，３２２゜３２４がアンド・ゲー
ト１０２，１０４．３１０の出力に接続され、オア・ゲ
ー）３２６，３２８゜３３０がアンド・ゲート１１６，
１１８，３１２に接続され、これらのアンド・ゲートが
３つの処理装置に対して待ち信号を発生する。

状態信号は、夫々ナンド・ゲート３２０，３２２，３２
４に接続された入力３４０，３４２，３４４に印加され
る。

共有記憶装置３００の動作は、幾つかの動作状態の例を
考えれば、容易に理解されよう。

以下の説明を簡単にする為、共有記憶装置３００と共に
用いるマイクロ処理装置を１，２，３で表わす。

マイクロ処理装置１が３状態バツフア６２ 、７８゜８
６．９４に接続されると共に、アンド・ゲート１０２、
アンド・ゲート１１６、記憶装置読出し入力２４０及び
状態入力３４０に接続される。

マイクロ処理装置２が３状態バッファ６４，８０゜８Ｂ
、９６に接続されると共に、記憶装置読出し入力２４２
、アンド・ゲート１１８、アンド・ゲ−）１０４及び状
態人力３４２に接続される。

マイクロ処理装置３が３状態バツフア３０２゜３０４．
３０６，３０８に接続されると共に、記憶装置読出し入
力３４６、アンド・ゲート３１０、アンド・ゲート３１
２及び状態人力３４４に接続される。

こ工でサービス要請は、アンド・ゲート１０２０入力に
対して高の論理信号が印加されたことによって表わされ
ると仮定する。

更に、処理装置２及び３はサービスを要請せず、従って
、ゲ−）１０４，３１０がその出力に低の論理信号を発
生していると仮定する。

高の信号がナンド・ゲート３２０、ナンド・ゲート３４
８及びナンド・ゲート１４４に供給される。

処理装置１が活動モードにある時、入力３４０がナンド
・ゲート３２０に対して高の信号を供給し、処理装置１
が記憶装置に対して最後に呼出しをした処理装置である
時には、ナンド・ゲート３６０がナンド・ゲ−） ３２
０の最後の入力に高の信号を供給する。

ナンド・ゲート３２０に対する３つの入力全部が高であ
る時、それから低の出力が発生され、この低の出力がナ
ンド・ゲー）３５０．３５２に印加され、こうしてフリ
ップフロップ３６２又は３６４がセットされない様にす
る。

便宜上、ナンド・ゲート３６６及び３６８を包括的にフ
リップフロップ３６２と呼び、ナンド・ゲート３７０及
び３７２をフリップフロップ３６４と呼ぶ。

同様に、ナンド・ゲート３６０及び３７４がフリップフ
ロップ３７６を構成する。

この各々のフリップフロップは同一であって、各々のフ
リップフロップの第１の入力に低の論理信号が印加され
たことによってセットされる。

この入力はフリップフロップ３７６では入力３７８、フ
リップフロップ３６２では入力３８０、フリップフロッ
プ３６４では入力３８２である。

いづれかのフリップフロップがセットされている時に、
このいづれかの入力にＯを印加すると、ナンド・ゲート
３６０゜３６６．３７０の対応する出力に１が発生され
、対応する処理装置に関連した適切な３状態バツフアに
低レベルの信号が印加されることが理解されよう。

フリップフロップ３７６が処理装置１に対応し、フリッ
プフロップ３６２が処理装置２に対応し、フリップフロ
ップ３６４が処理装置３に対応することが判る。

更に、各々のフリップフロップは、ナンド・ゲート３７
４．３６８．３７２の入力に低の論理信号を印加するこ
とによってリセツトされる。

、各々のフリップフロップ３７６゜３６２，３６４は、
付加的な信号がない場合、不定期間の間セット又はリセ
ット状態にとｇまる。

アンド・ゲート３８４，３８６，３８８がフリップ７０
ツブに対してリセット信号を供給する。

この各々のアンド・ゲートは２つの入力を持ち、１つの
入力は関連していない夫々のナンド・ゲート３４８．３
５０，３５２から来る。

アンド・ゲート３８４がす／ド・ゲート３４８ど関連し
、アンド・ゲート３８６がナンド・ゲート３５０と関連
し、アンド・ゲート３８８がナンド・ゲート３５２と関
連する。

従って、例えばアンド・ゲート３８４はナンド・ゲート
３５２から第１の入力を受取ると共に、ナンド・ゲート
３５２から第２の入力を受取る。

このいづれかの入力がＯである時、アンド・ゲート３８
４の出力にＯが発生され、こうしてフリップフロップ３
７６がセットされない様にする。

従って、処理装置２又は３のいづれかが記憶装置５０を
呼出している時、処理装置１が、呼出しをしてセットさ
れた呼出しを中断することは出来ない。

アンド・ゲート３８６及び３８８が同様に接続されてい
る。

第４図の共有記憶装置が成る処理装置と記憶装置との間
のやり取りを中断することが出来ない様にしたことによ
り、記憶装置のやり取りを時機尚早に中断することが防
止される。

記憶装置３００は、記憶装置に対する２つの要請の内の
どちらを受入れるかを判定する装置を含む。

例えば処理装置１及び２からサービス要請を受取った場
合を考えると、夫々アンド・ゲート１０２．１０４の出
力に高の論理レベル信号が発生される。

更に処理装置２が最後に記憶装置５０を呼出しており、
従ってフリップフロップ３６２がセットされて、ナンド
・ゲート３６Ｂの出力に低の出力及びナンド・ゲート３
６６の出力に高の出力を発生していると仮定する。

更に、フリップフロップ３７６及び３６４がリセットさ
れていて、アンド・ゲート３６０及び３７０の出力に低
の信号を発生していると仮定する。

これらの低の信号が夫々ナンド・ゲニ）３２０．３２４
に印加され、その出力で高の信号となり、これらの高の
信号がナンド′・ゲート３５０に接続される。

処理装置１及び２からサービス要請を受取っており、ア
ンド・ゲート１０２，１０４の出力に高の信号があるか
ら、入力３４０−．３４２，３４４に印加された状態信
号が全部高であると仮定すると、ナンド・ゲート３２０
，３２２，３２４の出力は夫々高、低及び高である。

ナンド・ゲート３２２がナンド・ゲート３４８及び３５
２に対して低の信号を送り、こうして各々のフリップフ
ロップ３７６．３６４がセットされるのを禁止すると共
にフリップフロップ３６２だげがセット出来る様にする
。

前に述べた様に、ナンド・ゲート３５０に対する全ての
入力が高であり、この嵩低の出力が発生され、この出力
が７リツプフロツプ３６２をセットし、処理装置２を記
憶装置５０に接続する。

当業者であれば、入力３４０，３４２，３４４に印加さ
れた状態入力は、２つ又は更に多くの処理装置から同時
にサービス要請がある時にだけ重要であることが理解さ
れよう。

その場合、記憶装置の呼出しは、その状態情報が活動モ
ードを表わす処理装置だけに許され、１番目の処理装置
が状態モードを表示している時、呼出しが取消され、他
の処理装置に許される。

ナンド・ゲー）１４４，１５６，３１４の動作は、第２
図及び第３図の対応するゲートと実質的に対応する。

各々のゲートは、記憶装置読出し信号が入力２４０，２
４２，３４６に印加され、サービス要請がアンド・ゲー
ＮＯ２，１０４゜３１０から供給され、且つフリップフ
ロップ３７６．３６２，３６４がセット状態にあること
が同時に発生する際、その出力に低の論理信号を発生す
る。

記憶装置読出し信号を利用する多重処理装置共有記憶装
置の動作は前に説明したので、繰返して説明しない。

いづれかのアンド・ゲート１０２．１０４又は３１０が
、その出力に高の論理信号が存在することによってサー
ビスの要請を表示する時、ノア・ゲート３９０が低の論
理レベルの記憶装置付能信号を発生する。

いづれかのフリップフロップ３７６．３５２゜３６４が
セットされている時、オア・ゲート３２６．３２８．３
３０がナンド・ゲート１１６゜１１８．３１２に夫々信
号を供給する。

例えば、フリップフロップ３−６２又は３６４のいづれ
かがセットされている時、オア・ゲート３２６がナンド
・ゲート１１６に高の信号を供給する。

同様に、フリップフロップ３７６又は３６４のいづれか
がセットされている時、−オア・ゲー）３２８がナンド
・ゲート１１６に高の信号を供給する。

更に、フリップフロップ３７６又は３６２のいづれかが
セットされている時、オア・ケート３３０がナンド・ゲ
ート３１２に高の信号を供給する。

オア・ゲート３２６，３２８，３３０の内の１つからの
高の信号と、アンド・ゲート１０２，１０４又は３１０
からの高の信号によって表わされるサービス要請とが一
致すると、１つ又は更に多くのナンド・ゲート１１６，
１１８，３１２の出力に待ち信号が発生され、サービス
の要請はあったが、他の１つの処理装置が現在記憶装置
を利用していて、その為要請を出した処理装置が待たな
ければならないことを適切な処理装置に知らせる。

当業者であれば、成る状態の下では、そのいづれも最後
に記憶装置５０に呼出しをしたものではない２つの処理
装置から同時にサービス要請を受取ることがあることが
理解されよう。

記憶装置３００は幾分不規則な形で、要請をした処理装
置の内の１つにサービスを行なうが、呼出しに優先順位
をつげるのが望ましいことがある。

この為、この発明では、ナンド・ゲート３４８，３５０
゜３５２の出力から大地に接続したコンデンサを設ける
のが望ましいことがある。

これらのコンデンサはその容量に応じて、ナンド・ゲー
）３４８゜３５０．３５２の応答に成る遅延を接たせる
。

この発明では、最高の優先順位を持たせたいマイクロ処
理装置に関連したナンド・ゲートには容量が一番小さい
コンデンサを設けるか又はコンデンサを設けず、優先順
位が２゛番目の処理装置に関連したナンド・ゲートには
幾分それより大きなコンデンサを設け、最後の処理装置
に関連したナンド・ゲートには一番犬きいコンデンサを
設ける。

当業者であれば、第４図を見れば、種々のサービス要請
状態に対する共有記憶装置３００の応答がどの様になる
かは容易に理解されよう。

従って特定の動作状態をこれ以上詳しく説明する必要は
ないと思われる。

第２図乃至第４図とそれに対応するこれ迄の説明から、
希望があれば、当業者がこの発明の共有記憶装置をこれ
迄のどの実施例に示したよりも一層多数の処理装置に対
処する様に拡張することが出来ることが理解されよう。

従来の記憶装置に較べて多くの利点を持つこの発明の共
有記憶装置を説明した。

この発明の共有記憶装置の動作は多数のマイクロコンピ
ュータの母線相互接続構造だけを利用して可能であり、
その他にそれらの相互間の接続又は１つのコンピュータ
が別のコンピュータを制御することを必要としない。

この発明の共有記憶装置は、関連するどのマイクロ処理
装置でも変更を必要とせずに、効率、動作速度並びに信
頼性を高める。

この発明の説明に関連して述べた多くの特徴は、多数の
問題に対する独自の解決策になる。

例えば、前に述べた様に、この発明の共有記憶装置は相
異なる処理装置に対して相異なるアドレス位置である様
に見せることが出来る。

更に、２つ又は更に多くの処理装置の間に優先順位を設
定する簡単で直接的な方法となる手段も説明した。

この発明の１個の共有記憶装置に接続された２つ又は更
に多くの処理装置から供給される状態情報を利用するこ
とによる同期動作も別の特徴である。

この発明の共有記憶装置の用途は、利用者の要望によっ
て制限されるだけである。

例えば、２つの処理装置を持つ簡単なシステムでは、第
１の処理装置を利用してデータに対する演算を行ない、
第１の処理装置と同じ共有記憶装置に接続された第２の
処理装置を利用して、利用し得る形で出力する為にデー
タの形式を整えることが出来る。

これは、第１の処理装置が種々の入力から実質的に実時
間の出力データを発生し、第２の処理装置が出力の形式
整備を行なうという利点がある。

同様に、従来可能であったよりも一層効率的に、処理装
置の間でデータを転送することが出来る。

データを持つ処理装置はそのデータが利用し得る時に記
憶装置へ転送することが出来、他方の処理装置がそれを
受取る準備が出来るまで待つ必要はない。

同様に、受取り側の処理装置はデータが転送された後の
任意の時に記憶装置からデータを読出すことが出来、転
送の為に２つの処理装置を同時に利用出来ることが必要
であるからと云って、その中で行なわれてるる動作を中
断する必要はない。

この発明の共有記憶装置は多重処理装置システムとなる
様に種々の形で利用することが出来る。

例えば、前にも述べた様に、多重処理装置を１個の記憶
装置に接続してもよいし、或いはその代りに記憶装置（
複数）及び処理装置を遅延型構造に接続してもよい。

即ち１つの処理装置を２つの記憶装置に接続し、各々の
記憶装置を２つの処理装置に接続して、処理装置及び記
憶装置の間の接続は第１図に示す様な形式にすることが
出来る。

その場合、例えば処理装置１４を第２の共有記憶装置に
接続し、この第２の共有記憶装置を図示の様にして更に
別の処理装置に接続する。

【図面の簡単な説明】

第１図は２つ又は更に多くの処理装置が記憶装置を共有
する様にしたこの発明の多重処理装置マイクロコンピュ
ータのブロック図、第２図はこの発明の好ましい実施例
に従って、２つの処理装置に使われる共有記憶装置の詳
しい論理回路図、第３図はこの発明の共有記憶装置の別
の詳しい論理回路図、第４図はこの発明に従って３つ以
上のマイクロ処理装置に使う共有記憶装置の詳しい論理
回路図である。 主な符号の説明、１２，１４：マイクロ処理装置、１８
ニアドレス母線、２０：データ出力母線、２２：データ
入力母線、２４：読出し／書込み制御母線、２６：待ち
母線、６２，６３，７８゜８０．８６，８８，９４，９
６：３状態バツフア、１０２．１０６：アンド・ゲート
、１６６゜１７８：フリップフロップ。

Claims (1)

1. 【特許請求の範囲】 １ アドレス母線、入力データ母線及び出力データ母線
   を持つ第１の処理装置と、 アドレス母線、入力データ母線及び出力データ母線を持
   つ第２の処理装置と、 アドレス母線、入力データ母線及び出力データ母線を持
   つ共有記憶装置と、 前記第１の処理装置のアドレス母線、入力データ母線及
   び出力データ母線、前記第２の処理装置のアドレス母線
   、入力データ母線及び出力データ母線、並びに前記記憶
   装置のアドレス母線、入力データ母線及び出力データ母
   線に接続された単一の制御手段であって、前記第１及び
   第２の処理装置リアドレス母線を介して当該制御手段に
   現われる予定のパターンのアドレス・ビットに応答して
   、前記記憶装置の各母線を前記第１及び第２の処理装置
   の内の選ばれた１つの処理装置の対応する母線に接続す
   る単一の制御手段とを有し、 前記制御手段は、記憶装置呼出しの１つの要請を受は取
   った場合のみ、前記記憶装置５０のアドレス母線５２、
   入力データ母線５４及び出力データ母線５６を、記憶装
   置呼出しを要請するアドレス・ビットを送っている１つ
   の処理装置１２又は１４の対応するアドレス母線１８又
   は１８′、入力データ母線２２又は２２′及び出力デー
   タ母線２０又は２０′に接続し、 前記制御手段は、前記第１及び第２の処理装置の内の１
   つの処理装置による前記記憶装置の呼出しが完了した後
   で前記第１及び第２の処理装置の両方からはｇ同時に記
   憶装置呼出しの要請があった場合、前記記憶装置５０の
   アドレス母線５０、入力データ母線５４及び出力データ
   母線５６を、現在の呼出しの要請より前に前記記憶装置
   への呼出しを受けていた最後の処理装置１２又は１４の
   対応するアドレス母線１８又は１８’、入力データ母線
   ２２又は２２′及び出力データ母線２０又は２０′に接
   続する、ことを特徴とする多重処理装置マイクロコンピ
   ュータ。 ２ 前記マイクロコンピュータが、前記記憶装置５０並
   びに前記第１及び第２の処理装置のアドレス母線１８
   、１８’に接続されていて、前記処理装置の各々にとっ
   て前記記憶装置が相異なる記憶アドレスを持つように見
   えるようにする手段１０２゜１０４を含んでいる。 特許請求の範囲第１項記載の多重処理装置マイクロコン
   ピュータ。 ３ 前記記憶装置が等速呼出し記憶装置で構成されてい
   る、特許請求の範囲第１項記載の多重処理装置マイクロ
   コンピュータ。 ４ 前記マイクロコンピュータが、記憶装置呼出しに優
   先順位をつけて、前記記憶装置が前記第１及び第２の処
   理装置のいずれからも呼出されていない間に前記処理装
   置の両方がはｇ同時に前記記憶装置の呼出しを要請した
   時、前記第１及び第２の処理装置の内の選ばれた１つの
   処理装置が他方の処理装置よりも優先して前記記憶装置
   を呼出すことが出来るようにする手段２２０．２２６
   。 ２２８．２３４を含んでいる、特許請求の範囲第３項記
   載の多重処理装置マイクロコンピュータ。 ５ 前記制御手段が、前記記憶装置５０のアドレス母線
   ５２、入力データ母線５４及び出力データ母線５６を、
   任意の特定の時刻に前記記憶装置に接続するために該制
   御手段により選ばれた唯１つの処理装置１２又は１４の
   対応するアドレス母線１８又は１８′、入力データ母線
   ２２又は２２′及び出力データ母線２０又は２０′に選
   択的に接続するバッファ手段６２，６４，８６，８８，
   ９４゜９６を含んでいる、特許請求の範囲第３項記載の
   多重処理マイクロコンピュータ。 ６ 前記第１及び第２の処理装置の各々が、前記記憶装
   置にデータを送り且つそこからデータを受は取る関連す
   る処理装置の能力を表わす状態信号を発生し、前記マイ
   クロコンピュータが、前記第１及び第２の処理装置から
   の状態信号に応答する手段であって、前記処理装置の内
   の１つが前記記憶装置の呼出しを要請し且つまた当該状
   態信号に応答する手段に関連する状態信号を供給した場
   合にのみ、該１つの処理装置から前記記憶装置への同期
   した呼出しを行う手段２２０．２２６ 。 ２２８．２３４を含んでいる、特許請求の範囲第１項記
   載の多重処理装置マイクロコンピュータ。 ７ 前記制御手段が、前記第１及び第２の処理装置に夫
   々関連する第１及び第２のフリップフロップ回路１６６
   、１７８を含み、該第１及び第２のフリップフロップ
   回路の各々は、前記第１又は第２の処理装置から夫々ア
   ドレス母線に前記記憶装置内の記憶アドレスに対応する
   予定のパターンのアドレス・ビットが現われたことによ
   ってセットされると共に、前記第２又は第１の処理装置
   から夫々アドレス母線に前記記憶装置内の記憶アドレス
   に対応する予定のパターンのアドレス・ビットが現われ
   たことによってリセットされ、前記制御手段はまた、前
   記記憶装置内の記憶アドレスに対応する記憶アドレス・
   ビット・パターンが前記第１及び第２の処理装置の両方
   のアドレス母線にほぼ同時に現われた時はいつでも、前
   記第１及び第２のフリップフロップ回路がセット又はリ
   セットされるのを禁止する手段１４０，１５２を含んで
   いる、特許請求の範囲第１項記載の多重処理装置マイク
   ロコンピュータ。 ８ 前記マイクロコンピュータが、前記第１の処理装置
   から伸びて、前記第１の処理装置が状態モードにあるか
   活動モードにあるかを表わす第１の状態信号を伝える第
   １の状態母線２３４と、前記第２の処理装置から伸びて
   、前記第２の処理装置が状態モードにあるか活動モード
   にあるかを表わす第２の状態信号を伝える第２の状態母
   線２２６と、前記第１及び第２の状態母線に接続されて
   、前記第１及び第２の処理装置の内の他方が状態モード
   にある時に前記第１及び第２の処理装置の内の一方がそ
   の関連する１つのフリップフロップ回路をセット又はリ
   セットできるようにする手段２２８．２２０とを含んで
   いる、特許請求の範囲第７項記載の多重処理装置マイク
   ロコンピュータ。