DE3238871C2 - Steuerungsanordnung zur Kopplung zweier digitaler Rechnersysteme - Google Patents

Abstract

Bei der Steuerung der Kopplung zweier, gemeinsam oder getrennt getakteter digitaler Rechnersysteme über eine gemeinsame Arbeitsspeichereinheit, ergeben sich bei fester Prioritätszuordnung Unterbrechungen des priorisierten Rechners auch, wenn dieser auf nicht gemeinsame Speicherbereiche zugreifen will. Das ist störend. Es wird erfindungsgemäß eine Zugriffssteuerung vorgesehen, die nur demjenigen Rechnersystem den uneingeschränkten Zugriff ermöglicht, das zeitlich wirklich zuerst zugreift, um nach Ende des Zugriffes des so bevorrechtigten Rechnersystems das bisher wartende anzuerkennen. Nach einer Beendigung der Zugriffe bleibt eine Bevorrechtigung des Rechnersystems gespeichert, das zuletzt zugegriffen hat. Diese letzte Bevorrechtigung ändert sich nach jedem erneuten Einschalten der Anordnung in eine zufällige Bevorrechtigung, wobei diese Speicherung der letzten Bevorrechtigung bzw. Einstellung der zufälligen Bevorrechtigung zur Konfliktlösung Verwendung findet bei absolut gleichzeitigem Zugriff beider Rechnersysteme. Nach Lösung des Konfliktes ändert sich die verwendete Bevorrechtigung zwangsläufig.

Description

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Die Erfindung bezieht sich auf eine Steuerungsancrdnung zur Kopplung zweier digitaler Rechnersysteme, wie sie im OberbegrifFdes Anspruches 1 näher definiert ist.

Eine derartige Steuerungsanordnung ist z. B. aus der US-PS 4212057 bekannt geworden.

Dabei wird die Kopplung zweier digitaler Rechnersysteme über eine gemeinsame Arbeitsspeichereinheit gesteuert, wobei jeweils das Rechnersystem, das zuerst zugreift, mit dem eigentlichen Arbeitsspeicher verbunden wird. Ein Flipflop speichert eine Priorität für das Rechnersystem, das zuletzt zugegriffen hatte für den Fall, daß eine Prioritätsentscheidung bei einem folgenden gleichzeitigen Zugriffsversuch beider Rechnersysteme notwendig wird. Für die Zeit des Zugriffs des dann priorisierten Rechnersystems wird das jeweils andere Rechnersystem über ein abgeleitetes Signal in Wartezyklen gezwungen, um danach sofort zuzugreifen. Für dieses letztere Rechnersystem wird dann die Bevorrechtigung gespeichert. Bei jedem Einschalten der Anordnung stellt sich eine zufallige Bevorrechtigung durch zufallige Stellung des Flipflops ein.

Für über sehr schnelle Medien (Lichtleiter) angelieferte Daten und bei der. heute verfügbaren sehr schnellen Speichern ist die bekannte Steuerung der Kopplung nicht mehr ausreichend. Sie führt zu transienten Schreib-Leseoperationen mit der Folge, daß Daten zerstört werden, wenn in den Speicher eingeschrieben wird bzw. es zu BUSkollisionen kommt — verursacht beim nichtzugreifenden Rechner — wenn zufallig kurz ausgelesen wird.

Aufgabe der Erfindung ist es, eine Steuerungsanordnung der im Oberbegriff des Anspruches 1 genannten Art anzugeben, die universell, d. h. für eine Vielzahl von Rechnertypen und Torschaltungen verwendbar ist. Dabei soll eine ausreichende zeitliche Entkopplung auch von über sehr schnelle Medien gelieferten Daten sichergestellt und auch die Prioritätsvergabe an die Rechner für den Sonderfall absolut gleichzeitigen Zugriffs günstiger geregelt werden.

Diese Aufgabe wird für eine Steuerungsanordnung der eingangs genannten Art durch die Erfindung gemäß den kennzeichnenden Merkmalen des Anspruches 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind den Unteraiisprüchen entnehmbar.

Die Steuerungsanordnung nach de.; Erfindung ergibt wegen des völligen Wegfalls der Software-Abhängigkeit eine hohe übertragbare Datenrate. Da Quell- und Zielrechner die Information unter den gleichen Adressen völlig unbabhängig voneinander ablegen bzw. abrufen können, entfallt auch jeglicfce Sortierbarkeit. Die Steuerung des Datenaustausches erfolgt automatisch durch die von den Steuer- und Adreßleitungen abgeleiteten Steuersignale. Dadurch wird diese Operation für den Programmierer der Anwendungssoftware ohne Bedeutung, es ist lediglich die in den Quellprogrammen vorgeschaltete Definition der Datennamen (= Symbolen) auf die gleichen Adressen zu verabreden und vorzunehmen. Auf der Hardwareseite wird durch die Zeitabhängigkeit der Zugriffsverteilung und die Beschränkung der Sperrung des Konkurrenten auf die effektive Zugriffszeit erreicht, daß im ungünstigsten Fiaü jeder Zugriff lediglich um diese effektive Zugriffszeit, plus rechnerinterner Verarbeitung des Sperrsignals, verlängert wird, bei dann aber gleichzeitig automatischem Wechsel der Verteilung nach jedem Zugriff auf den KonKurrenten.

Die Steueranordnung kann besonders vorteilhaft dort eingesetzt werden, wo in Steuer- und Regeleinrichtungen zentrale Geräte über sehr schnelle Medien Steuersignale und Führungsgrößen in digitaler Form an prozeßnahe Steuerungen und Folgeregler übertragen müssen und ihrerseits gleichartige Information von diesen zurückerhalten. Durch die Wahl der Signale ist die Schaltung für verschiedene Typen von Rechnern, auch verschiedener Wortbreite geeignet. Als Anwendungsbeispiel werden μ-P-Steuerungen und -regelungen für elektrische Triebfahrzeuge über Lichtleiter erwähnt.

Ani.and von durch Zeichnungsfiguren schematisch dargestellten Ausführungsbeispielen wird die Erfindung im nachstehenden näher erläutert. Es «igt

Fig. 1 eine Arbeitsspeichereinheit in Blockbilddarstellung (wird im wesentlichen als bekannt vorausgesetzt),

Fig.2 eine interne Struktur zur Realisierung der Steuerungsanordnung nach der Erfindung,

Fig. 3 ein Signalflußplan der Steuerung eines zweiseitigen Speichers.

In der Arbeitsspeichereinheit nach Fig. 1 sind mit 1 und 2 jeweils Tors-haltungen (Datenbuspuffer) bezeichnet, die nach Maßgabe der Signale aus einer Zugriffssteuerung 3 einen jeweilig gerade als aktiv zugelassenen Datenbus 4 oder 5 von den digitalen Rechnersystemen I oder II an einen Datenbus 6 des

eigentlichen gemeinsamen Speichers 7 (RAM) legen. Adreßseitig werden von dem Rechnersystem I und II über Adreßleitungen 8 oder 9 mittels der Adreßcoder 10, ti (Decodier- und Torschaltung) einerseits für die Zugriffssteuerung 3 die entsprechenden Auswahlsignale gebildet und andererseits über eine gemeinsame Adreßbusleitung 12 und einen Adreßbuspuffer 13 Adreßleitungen 14 des eigentlichen Speichers 7 angesprochen. Doppelpfeile a, b zwischen der Zugriffssteuerung 3 und den Adreßdecodern 10, 11 deuten gegenseitige Verriegelung an. cund esind Steuerleitungen, über die die digitalen Rechnersysteme II oder I zu Wartezyklen getrieben werden können. Über Leitungen d und / kommen Zugriffssteuersignale für die jeweiligen Busleitungen 8, 4 bzw. 9, 5, die der Erkennung der effektiven Speicherzugriffszeit und zu deren Steuerung dienen, g, h, i,j sind Steuerleitungen, über die aus den zuletzt genannten Signalen abgeleitete Signale geführt werdenund die einen Speicherzugriffdurchführen.

Die Fig. 2 zeigt die innere Struktur der Zugriffssteuerung 3 nach Fig. 1. Für die Steuerung werden als Eingangsgrößen lediglich die Speicherselektsignale 22 und 23 der beiden Rechnersysteme I und II benötigt, um eine Zugriffspriorität festzustellen.

Dabei kann die Anzahl der Speicherselektsignale variieren und ist mit »/*< bezeichnet. Die Speichersslektsignale 22 bzw. 23 sind solange aktiv, wie eine für den gemeinsamen Arbeitsspeicherbereich 7 gültige Adresse von Rechnereinheit I und II in einem Decoder, z. B. einem schnellen bipolaren PROM erzeugt wird. Die Speicherselektsignale 22, 23 werden an getrennte ODER-Schaltungen 17,18geführt und dort zu Anforderungssignalen 25, 26 verknüpft. Diese werden einer gemeinsamen Prioritätsschaltung 15 zugeführt. Diese erstellt daraus für die Rechnersysteme I und II sogenannte READY-Signale 24 mit bestimmter Prioritätsverteiiung und zwar nach der zeitlichen Folge der Ariforderungssignale 25 oder 26 oder nach Maßgabe der gespeicherten letzten Bevorrechtigung oder nach Einstellung einer zufälligen Bevorrechtigung nach Einschalten der Schaltung.

Die Prioritätsschaltung 15 steuert die erste Stufe einer Wirkungskette Für die Erzeugung aller Torschaltungssignale, eine Adreßbussteuerung 19, unter Einbeziehung einer Einschaltverzögerung 16. Durch die Verzögerung der rechnersystembezogenen Steuersignale

27 wird eine Entscheidungszeit für die über Leitung 33 kommenden READY-Signale abgewartet, um kurzzeitige Kollisionen der beiden Torschaltungen lOund11 (Fig. 1) bei gleichzeitiger Abgabe von ADRBUSY-Signalen 28(vgl. auch α und b in Fig. 1) zu vermeiden. Bie Schreib- und Lesesignale der beiden Rechnersysteme I und Π sind mit 29 bezeichnet. Sie stellen eine zeitliche Untermenge der ADRBUSY-Signale dar und können in einer nächsten Stufe der Wirkungskette, der Datenbussteuerung 20, von den ADRBUSY-Signalen

28 je Rechnersystem im Konfliktfall gesperrt werden. In der Datenbussteuerung 20 werden sie zu DATABUSY-Signalen 30 verknüpft.

In einer letzten Stufe der Wirkungskette, der Blocksteuerung 21, werden die Blockselektsignale 31 aus den ODER-Schaltungen 17,18 mit den DATABUSY-Signalen 30je Rechnersystem I, Π zu Blockselektsignalen 32 verknüpft, deren Zahl analog der Zahl η der Speicherselektsignale 22 bzw. 23 = (n > 1) betragen kann. Im vorliegenden Fall beträgt η = 4.

Die Schaltungen der Wirkungskette (19,20,21) engen mit den Bussteuersignalen die jeweils damit verknüpften Signale der vorhergehenden Stufen zeitlich ein, so daß eine Vielzahl von Rechnertypen und Torschaltungselementen von der Gesamtschaltung abgedeckt werden können. Das Steuerverfahren eignet sich besonders für die Integration der Schaltung auf einem integrierten Schaltkreis.

Fig. 3 zeigt einen Signalflußplan für eine erfindungsgemäße Steuerungsanordnung. Strichpunktiert sind die bisher aus den Blockbilddarstellungen der Fig. 1 und 2 bekannten Elemente umrahmt markiert.

Es wird im einzelnen ersichtlich, daß die Anforderungssignale 25 bzw. 26 einmal über die Verzögerungsketten G15 bis G19 bzw. G25 bis G29 und an jeweils einen Eingang des UND-Gatters (768 bzw. G73 geführt werden, wobei das UND-Gatter G68 mit den Inverterstufen G67 und G92 bzw. UND-Gatter (773 mit den Inverterstufen (775 und G82 die Adreßbussteuerung 19 bilden. Die Verzögerungsketten sind so bernessen, daß sie eine Verzögerung bewirken, die geringfügig länger ist als die direkte Entstehungszeit der READY-Signale 24.

Weiterhin gelangen die Ausgänge von Inverter GlO bzw. G20 an NAND-Glieder mit drei Eingängen GIl bzw. G21, die über Inverter G80 und G91 bzw. G81 und G83 die READY-Signale bilden. Die Inverterausgänge von GlO bzw. G20 sind mit jeweils einem Eingang der UND-Stufe G33/G34 verbunden, deren Ausgang jeweils an einen weiteren Eingang der NAND-Glieder GIl bzw. G21 sowie an den Reset-Eingang einer bistabilen Kippstufe G31/G32 gelegt ist. Ferner wird jeweils das eine Anfoiderungssignal 25 mit dem über G20 invertierten anderen Anforderungssignal 26 in einem weiteren zugeordneten NAND-Glied G22 und umgekehrt auch Anforderungssignal 26 mit dem über GlO invertierten Anforderungssignal 25 in einem NAND-Glied G12 verknüpft. Das Ausgangssignal von G12 setzt die Stufe G13 des Fiipflops G13/i714 und setzt zurück das Flipflop G23/G24 über die Stufe G24. Gleiches geschieht mit dem Ausgangssignal von G22, das Stufe G23 von Flipflop GIiIGlA setzt und Flipflop G13/G14 zurücksetzt. Der Ausgang von Stufe G14 ist immer invers zum Zustand des Ausganges der Stufe G24. Damit wird bereits ein sonst technisch mögliches gleichsinniges Entstehen der Ausgangssignale von G14 und G24 mit seinen Auswirkungen an die dritten Eingänge der NAND-Glieder GIl und G21 verhindert.

Außerdem sind die Flipflops G13/G14 und G23/G24 noch dadurch gegengekoppelt, daß der Ausgang von G13 an einen Eingang von G23 und der Ausgang von G14 an einen Eingang von G24 sowie der Ausgang von G23 an einen Eingang von G13 und der Ausgang von G24 an einen Eingang von G14 geschaltet ist. Je ein weiterer Eingang von Stufe G24 und Stufe GI3 sind zusammen mit einem mit A bezeichneten Eingang der Schaltung und je ein weiterer Eingang von Stufe G14 und G23 zusammen mit einem mit B bezeichneten Eingang der Schaltung verbunden. Die Eingänge A oder B müssen mit einem mit C bezeichneten Ausgang außen verbunden werden, an dem das Ausgangssignal der b stabilen Kippstufe G31/G32 über die Inverter G36 und G84 ansteht.

Sowohl die beiden Eingänge derODER-Kombination G30/G35 als auch die jeweils dritten Eingänge der NAND-Glieder G73 und G68 der Adreßbus-Steuerung 19 werden mit je einem Signa! aus den Ausgängen von GIl und G21 belegt. Die ODER-Kombination G30/G35 setzt die bistabile Kippstufe G31/G32.

Bei einem aktiven Anforderungssignal 25 oder 26

werden die gegenseitig verriegelten Flipflops GlVGU und (713/(714 immer im richtigen Sinn gesetzt. Dies wirkt sich jedoch mit den invertierten Anforderungssignulcn aus (710 und (720 nur dann zu einem der beiden aktiven READY-Signale 24 über GIl bzw. C21 aus, wenn die UND-Bedingung an der UND-Kombination (733/Cfii erfüllt ist. Dann nämlich, wenn beide Anforderur.gssignale 25 und 26 gleichzeitig anliegen. In dem technisch durchaus denkbaren Fall des kurzzeitigen aktiven Auftretens beider Ausgar.gs-READY-Signale 24 werden über die bistabile Kippstufe G31/ G32, den Ausgang C und die mit A oder B bezeichneten Eingänge die Flipflops G13/C14 und G23/G24 gegensinnig gesetzt. Es werden also zwei gegengekoppelte Flipflop-Schaltungen zur sicheren Zeitdifferenzierung benutzt mit der Wirkung der Sperrung des Konkurrenten nur dann, wenn auch er auf den gemein amnn ^rvjki/^HorKaroir·!-» -7iinrf>id>rt will Γ^ϊηΑ ^n*»rriino

der Bussteuersignale erfolgt in einer geschachtelten Wirkungskette (zeitkritisches ENABLE-Signal jeweils verknüpft mit dem direkten Steuersignal.

In der ersten Stufe der Wirkungskette nehmen die ADRBUSY-Signale 28 als Ausgangssignale der NAND-Glieder G68 bzw. G73 nur dann den aktiven logischen Zustand »0« an, wenn der Eingang der NAND-Glieder G68 bzw. G73, der jeweils mit dem Ausgang von NAND-Gatter G21 bzw. GIl verbunden ist, d. h. das READY-Signal, erst logisch 1 oder 0 ist. Dann muß am zweiten Eingang zeitlich danach das jeweilige invertierte '\nforderungssignal 25 aus GlO bzw. 26 aus G20 logisch 1, sowie schließlich das jeweilige Ausgangssignal des letzten Gliedes G19 bzw. G29 der Verzögerungsketten am dritten Eingang logisch 1 werden. Zeitlich muß kurz davor die erstgenannte Bedingung (Ausgänge GIl bzw. G21) endgültig logisch 1 werden oder geblieben sein.

In der zweiten Stufe der Wirkungskette nehmen die Signale DATABUSY als Ausgangssignale der NOR-Kombinationen G71, G72, G73bzw. G76, G77, G78nur dann den aktiven logischen Zustand »1« an, wenn einerseits das jeweilige Ausgangssignal der ersten Stufe der Wirkungskette, das ADRBUSY-Signal aus G68 bzw. G73 logisch »0« ist und zugleich jeweils eines der Schreib- oder Lesesignale 29 verknüpft über G90, G69 oder G89, G69 als ODER-Kombination bzw. über G85, G74 oder G86, G74 als ODER-Kombination logisch »0« ist.

In der dritten Stufe der Wirkungskette werden die Blockselektsignale 32 durch Verknüpfung der Ausgangssignale DATABUSYaus G79bzw. G78 mit jeweils einem der Speicherselektsignale 22 bzw. 23 gewonnen. Dies geschieht in NAND-Gliedern G58, G44, G50, GiA bzw. G62, G52, G46, G56. In einer nachfolgenden UND-Kombination G60, G98und G66. G97und G49, G99und G43, GlOO werden die gleichbedeutenden Signale aus G58 und G56, aus G44 und G46, aus G50 und G52 sowie aus G64 und G62 zusammengeführt.

Mit der erfindungsgemäßen Steuerungsanordnung wird ausschließlich zu Beginn eines Zugriffs auf den gemeinsamen Speicherbereich 7 über zwei gegengekoppelte Flipflops G13/G14 und GIiIGlA zu ermitteln versucht, welches Rechnersystem I oder Π zeitlich zuerst zugegriffen hatte. Dieses System enthält dann das Vorrecht, uneingeschränkt auf den Speicherbereich zuzugreifen. Das andere Rechnersystem wird in kurze, die Restzugriffszeit des priorisierten Rechners dauernde Wartezyklen gezwungsn.

Fig. 3 zeigt ferner, daß bei absolut gleichzeitigem Zugriff beider Rechnereinheiten I und II, wenn also jegliches Zeitkriterium fehlt, die Schaltung in einem Zustand verharrt, die der letzten Bevorrechtigung entspricht, d. h. der Rechner, der zuletzt einmal den ungestörten Zugriff wahrnehmen konnte, behält diese Bevorrechtigung zur Lösung dieses Konfliktes bei.

Hierzu 3 Blatt Zeichnungen

Claims (1)

1. Patentansprüche:

   Steuerungsanordnung zur Kopplung zweier digitaler Rechnersysteme über eine gemeinsame Arbeitsspeichereinheit, bei der die Adreß-, Daten- und Steuerleitungen der beteiligten Rechnersysteme über von abgeleiteten Signalen aus den Adreß- und Steuerleitungen gesteuerte Torschaltungen für den Lese- oder Schreibzugriff mit dem eigentlichen Arbeitsspeicher der gemeinsamen Arbeitsspeichereinheit verbunden werden, wobei jeweils das Rechnersystem mit dem eigentlichen Arbeitsspeicher verbunden wird, das feststellbar zuerst zugreift, und die Priorität des Rechnersystems, das zuletzt zugegriffen hatte, über ein Flipflop gespeichert bleibt und die gespeicherte Priorität für den Fall einer Prioritätsentscheidung bei einem folgenden gleichzeitigen Zugriffsversuch beider Rechnersysteme dient, wobei für die Zeil des Zugriffs des dann priorisierten Rechnersystems das jeweils andere Rechnersystem über ein abgeleitetes Signal in Wartezyklen gezwungen wird, um danach sofort zuzugreifen, wonach fur dieses Rechnersystem dann diese Priorität gespeichert wird, und nach jedem Einschalten der Anordnung das Flipflop eine zufällige Priorität speichert, dadurch gekennzeichnet, daß zu Anfang eines jeden Zugriffsversuchs der beiden Rechnersysteme (I, II) zunächst versucht wird, c'ie zeitliche Folge der Zugriffsversuche durch eine gemeinsame Prioritätsschaltung (15) festzustellen, die ihrerseits mit ihrem Ausgangssignal (Leitung 33) eine gestaffelte Wirkungskette mit den Elementen Adreßbussteuerung (19), Datenbussteuerursg (20), Blocksteuerung (21) ansteuert, wobei das Ausgangssignal (ADRBUSY) der ersten Stufe (19) der Wirkungskette als zeitlich längstes Signal den Zeitrahmen für die Signale der folgenden Stufen (20, 21) abgibt und eine vorgeschaltete Einschaltverzögerung (16) den Beginn des Ausgangssignals (ADRBUSY) der ersten Stufe (19) verzögert, und daß erst mit dem Ausgangssignal (Blockselekte) der letzten Stufe (21) der Wirkungskette ein Zugriff auf den eigentlichen Arbeitsspeicher (7) erfolgt, wenn eine Entscheidung über die zuletzt gespeicherte alte oder neue zeitliche Priorität getroffen ist.

   2. Steuerungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Anzahl η Speicherselektsignale (22) des einen Rechnersystems (I) und eine Anzahl η Speicherselektsignale (23) des anderen Rechnersystems (II) mittels separater ODER-Schaltungen (17, 18) jeweils zu Anforderungssignalen (25 bzw. 26) verknüpft und an die gemeinsame Prioritätsschaltung (15) geführt sind, die daraus für die Rechnersysteme (I, II) sogenannte READY-Signale (24) mit Prioritätsverteilung erstellt, wobei die Prioritäsverteilung nach Maßgabe der zeitlichen Folge der Anforderungssignale (25 bzw. 26) oder der gespeicherten letzten Bevorrechtigung oder nach Einstellung der zufalligen Bevorrechtigung erfolgt.

   3. Steuerungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die gemeinsame Prioritätsschaltung (15) mit der Adreßbussteuerung (19) als erste Stufe der gestaffelten Wirkungskette über die l-insi'li;il(vcr/.(igiTiin(! (16) verbunden isl, dadurch Verzögerung von rechncrsyslembezogenen Steuersignalen (27) eine Entscheidungszeit für die READY-Signale vorgibt, wodurch eine gleichzeitige Abgabe von ADRBUSY-Signalen (28) als Ausgangssignal der Adreßbussteuerung ausgeschaltet ist.

   4. Steuerungsanordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß in der Datenbussteuerung (20), der weiteren Stufe der gestaffelten Wirkungskette, Schreib-/Lesesignale (29) der beiden Rechnersysteme (I, Π) mit den ADRBUSY-Signalen (28) zu DATABUSY-Signalen (30) verknüpfbar sind, und daß im Konfliktfall bei gleichzeitigem Auftreten von. ADRBUSY-Signalen (28) auf den Rechnerkanälen (I, Π) eine Sperrung der Datenbussteuerung (20) erfolgt.

   5. Steuerungsanordnung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß in der Blocksteuerung (21), der letzten Stufe der gestaffelten Wirkungskette, Selektsignale (31) von den ODER-Schaltungen (17,18) mit den DATABUSY-Signalen (30) zu Bioekseiektsignalen (32) verknüpfbar sind.

   6. Steuerungsanordnung der gemeinsamen Prioritätsschaltung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die Anforderungssignale (25 bzw. 26) beider Rechnersysteme (I, II) jeweils über eine Verzögerungskette (/715 bis (719 bzw. G25 bis G29) verzögert und andererseits über einen Inverter ((710 bzw. (720) an zwei getrennte Eingänge eines NAND-Gliedes der Adreßbussteuerung (19) mit drei Eingängen (G68 bzw. G73) geführt sind, daß der Ausgang des genannten Inverters (GlO bzw. G20) jeweils mit einem weiteren NAND-Glied mit drei Eingängen (GIl bzw. G21) verbunden ist, das die gebildeten READY-Signale (24) über Inverterstufen (G80, G91 bzw. G81, G83) ausgibt, und darüberhinaus über eine gemeinsame UND-Stufe (G33, G34) jeweils auf den dritten Eingang der weiteren NAND-Glieder (GIl bzw. G21) geführt und an den Reset-Eingang eine-r bisUL'j'len Kippstufe (G31/G32) gelegt ist.

   7. Steuerungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß jedes der Anforderungssignale (25 bzw. 26) jeweils mit dem invertierten (G20 bzw. GlO) anderen Anforderungssignal (26 bzw. 25) über ein jeweils zugeordnetes weiteres NAND-Glied (G22 bzw. G12) verknüpft ist, wobei der Ausgang des einen NAND-Gliedes (z. B. G12) ein Flipflop (G13/G14) setzt und ein weiteres Flipflop (G23/G24) zurücksetzt und der Ausgang des anderen NAND-Gliedes (z.B. 22) die Flipflops (G13/G14 und G23/G24) umgekehrt setzt bzw. zurücksetzt und daß außer der üblichen Rückkopplung zwischen den verschiedenen Stufen jedes Flipflops (z. B. G13 auf G14 und G14 auf G13) eine zusätzliche Gegenkopplung auf jeweils die Eingänge der entsprechenden Stufen des anderen Flipflops vorgesehen ist (z. B. G13 auf G23 und G14 auf G24).

   8. Steuerungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß jeweils ein weiterer Eingang der einen Stufe (G13) des einen Flipflops (G13/G14) und der entgegengesetzten Stufe (624) des anderen Flipflops (G23/G24 sowie je ein zusätzlicher Eingang der einander entgegengesetzten Reststufen (G14 und G23) der beiden Flipflops als Setzeingänge über eine einfügbare ODER-Funktion (Eingänge A, B) mit dem Ausgang (C) der bistabilen Kippstufe (G31/G32) verbunden sind.

   ⁽). Sleiierungsanordnimg nach den Ansprüchen 6 und S, dadurch gekennzeichnet, dal.i /um Setzen tier

   bistabilen Kippstufe ( G31/ G32) dieser eine gemeinsame ODER-Kombination (G30/G35) vorgeschaltet ist, die READY-Signale (24) aus den weiteren NAND-Gliedern (GIl, G21) erhält, wobei zusätzlich die READY-Signale (24) noch an den jeweils dritten Eingang des NAND-Gliedes (G73 bzw. G68) der Adreßbussteuerung (19) des jeweils anderen Rechnersystems (I, II) gelegt sind.

   10. Steuerungsanordnung der Datenbussteuerung nach den Patentansprüchen 1 bis 4, dadurch gekennzeichnet, daß die Ausgangssignale (ADRBUSY) der NAND-Glieder (G68 bzw. G73) der Adreßbussteuerung (19) jeweils Ober eine NOR-Kombination(G71, G72, G79bzw. G76, G77, G78) mit den jeweils über eine ODER-Kombination ( G90, G89, G69 bzw. G85, G86, G74) geführten Schreib-/ Lese-Signale (29) verknüpft sind, wobei die resultierenden Ausgangssignale (DATABUSY 30) der NOR-Kombination(G7L G72, G79bzw. G7^ G77, G78) jeweils nur dann den akiiven logischen Zustand 1 annehmen, wenn das vjweilige ADRBUSY-Signal (28) und eines der jeweiligen Schreib- oder Lesesignale (29) an der NOR-Kombination logisch 0 sind.

   11. Steuerungsanordnung nach Anspruch 10, dadurch gekennzeichnet, daß in der Blocksteuerung (21) die Signale (DATABUSY 30) aus der NOR-Kombination (G79, G72, G71 bzw. G78, G77, G76) in einer Anzahl NAND-Stufen ( G58, G44, G50, G64 bzw. G62, G52, G46, G56) mit jeweils einem der Speicherselektsignale (22bzw. 23) verknüpft sind und daß die den beiden Rechnersystemen (I, II) jeweils zugeordneten, gleichbedeutenden Ausgangssignale der NAND-Stufen (z. B. aus G58 und G56 usw.) in jeweils einer nachfolgenden UND-Kombination (G60, G98; G6fc G97; G49, G99; G43, GlOO) zu den jeweiligen Blockselektsignalen (32) verknüpft werden.