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Schaltungsanordnung mit Wiederholstruktur zur Vermittlung von Speieherzyklen
Die Erfindung betnf eine Schaltungsanordnung zur Vermittlung von Speicherzyklen,
insbesondere von Zyklen eines Arbeitsspeichere einer digitalen Rechenenlage, die
aus mehreren Werken, wie Zentraleinheit mit mehreren Abläufen und externen Geräten,
beateht und die Zusammenarbeit der Werke mit dem Arbeitsspeicher durch Zuordnung
von Prioritäten gesteuert wird.
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In größeren Datenverarbeitungsanlagen arbeiten mehrere Werke parallel
und können gleichzeitig eine Bedienung durch den Speicher verlangen, um Informationen
auszutauschen. Eine solche Bedienung erfordert einen Speicherzyklus. Vor Beginn
eines jeden Speicherzyklus muß entschieden werden, welches Werk während dieses Speicherzyklus
mit dem Speicher zusammenarbeitet. Zur Festlegung der Reihenfolge werden den Werken
Prioritäten zugeordnet.
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Es ist bekannt, die Zyklen eines Arbeitsspeichers nach festen Prioritätsregeln
zu verteilen. Der Nachteil dieser Verteilung besteht darin, daß, wenn Werke höherer
Priorität sehr viele Zyklen anfordern. Werke mit niedrigerer Priorität wenig oder
überhaupt keine Speicherzyklen erhalten, falls der Arbeitsspeicher durch Werke höherer
Priorität bereits ausgelastet ist.
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Sind diese Werke beispielsweise externe Geräte, die nicht im Start-Stop-Betrieb
arbeiten, kann Datenverlust auftreten.
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Es ist auch bekannt, die Zusammenarbeit von mehreren Blöcken des speichers
mit mehreren Werken einer Datenverarbeitungsanlage so zu organisieren, daß in jedem
Maschinenzyklus ein Speicherblock gestartet wird und mit einem Werk zusammenarbeiten
kann und daß einigen Werken in einer bestimmten Zeit ohne Einschränkung eine festgelegte
Anzahl von Speicherzyklen zugeteilt wird. Hier ist nur für einige Werke garantiert,
daß diese in einem bestimmten Zeitabschnitt genügend Speicherzyklen erhalten.
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Es wurde bereits vorgeschlagen, eine SPeichervermittlungseinrichtung
mit einem Zähler, der mit seinen Zählerständen für einen ständigen Wechsel der Priorität
sorgt, zu verwenden. Hier kann jedoch das ungünstige Zusammentreffen von Anmeldung
eines Zyklus und Zählstandes dazu führen, daß kürzer anstehende Anmeldungen vor
länger anstehenden bedient werden.
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Der Zweck der Erfindung besteht unter Vermeidung der angeführten Nachteile
in einer besseren ökonomischen Ausnutzung der den Werken einer Datenverarbeitungsanlage
zur Verfügung gestellten Speicherzyklen.
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Der Erfindung liegt die Aufgabe zugrunde, eine-Schaltungsanordnung
zu schaffen, die allen bzw.
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einem Teil der mit dem Arbeitsspeicher zusammenarbeitenden Werken
garantiert, daß immer die am längsten anstehende Anforderung den ersten möglichen
Speicherzyklus erhält, und eine Struktur der Schaltungsanordnung zu schaffen, die
eine wiederholte Verwendung einer Grundschaltung ermöglicht und daß diese für eine
beliebige Anzahl von Werken erweiterbar ist.
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Erfindungsgemäß wird die Aufgabe durch eine Schaltungsanordnung gelöst,
bei der eine die Reihenfolge der Anforderungssignale speicherndes und abarbeitendes
Grundelement, die logische Gleichung X = xi. K2 + K2. Xt-1 realisiert, wobei Xt-1
der Zustand für das Ausgangssignal X vor einer Zeiteinheit ist und K1 das negierte
Anforderungssignal eines ersten Werkes und K2 das Anforderungssignal eines zweiten
Werkes ist.
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Ein weiteres Merkmal der Erfindung besteht darin, daß das Grundelement
aus NAND-Gattern aufgebaut ist, wobei auf ein erstes NAND-Gatter das negierte Anforderungssignal
des ersten Werkes und das Anforderungssignal des zweiten Werkes geführt wird, daß
auf ein zweites NAND-Gatter das Anforderungssignal des zweiten Werkes und der Ausgang
aus einem neunten NM-Gatter geführt ist, daß die Ausgänge des ersten und zweiten
NAND-Gatters und ein Takt auf ein drittes NAND-Gatter geschaltet ist, daß ein viertes
NAND-Gatter mit einem Takt und dem Ausgang des dritten NAND-Gatters belegt ist,
daß der Ausgang des vierten NAND-Gatters auf ein fünftes NAND-Gatter und der Ausgang
des dritten NAND-Gatters noch auf ein sechstes NAND-Gatter geschaltet sind, daß
die Ausgänge des fünften und sechsten NAND-Gatters jeweils auf einen Eingang des
anderen NAND-Gatters geschaltet, so daß eine bekannte bistabile Kippschaltung gebildet
wird, daß vom Ausgang des fünften NAND-Gatters das Ausgangssignal abgeleitet wird,
daß das sechste NAND-Gatter das negierte Ausgangsaignal bildet, daß das Ausgangssignal
gleichzeitig auf ein siebentes NAND-Gatter und das negierte Ausgangssignal auf ein
achtes NAND-Gatter geschaltet ist und auf deren zweite Eingänge der Takt geschaltet
ist, daß die Ausgänge des siebenten und achten NAND-Gatters jeweils auf ein neuntes
und zehntes NAND-Gatter geschaltet sind, die wiederum als bistabile Kinp.sel-tsOtung
ersterer Art geschaltet sind,
Eine weitere Lösung der Erfindung
besteht darin, daß das Grundelement aus NAND-Gattern aufgebaut ist, wobei auf ein
erstes NAND-Gatter das negierte Anforderungssignal des ersten Werkes, das Anforderungssignal
des zweiten Werkes und der Takt geführt wird, daß auf ein zweites NAND-Gatter das
negierte Anforderungssignal des zweiten Werkes und der Takt geführt wird, daß der
Ausgang des ersten Gatters auf den Eingang eines dritten Gatters geschaltet ist,
daß der Ausgang des zweiten Gatters auf den Eingang eines vierten Gatters geschaltet
ist, daß die Ausgänge des dritten und vierten Gatters jeweils auf einen Eingang
des anderen NAND-Gatters geschaltet werden, so daß eine an sich bekannte bistabile
Kippschaltung gebildet wird, daß vom Ausgang des dritten NANG-Gatters das Ausgangssignal
und vom vierten NAND-Gatter das negierte Ausgangssignal abgeleitet wird, Weiterhin
kann die geforderte Gleichung in Verbindung mit RS- oder IK-Flipflops realisiert
werden, indem der R- bzw. K-Eingang mit dem negierten Anforderungssignel K2 und
der S- bzw. Eingang mit der logischen Verknüpfung KT . K2 beschaltet wird oder daß
bei Verwendung von D- oder T-Flipflops der Eingang des Flipflops mit der logischen
Verknüpfung KT. K2 + K2. K und der Eingang des T-Flipflops mit K2. x + KT. K2. X
dbeschaltet wird.
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Die Erfindung wird dadurch ergänzt, daß für mehr als zwei Werke mehrere
Grundelemente so geschaltet sind, daß auch dann das am längsten anstehende Anforderungssingel
zuerst bedient wird.
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Der Vorteil zers der Schaltungsanordnung liegt darin, daß der Bauelementeaufwand
gering ist und t-rotz des guten. Wiederholungsfektors nicht wesentlich ansteigt.
Die Laufzeit bzw. Kettenlänge der Signale ist klein. Es können weiterhin gleichartige
Baustufen mit gering tolerierenden Eingangszahlen und Lastfaktoren verwendet werden,
was für eine Gruppenintegration spricht.
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Ein weiterer Vorteil der Schaltungsanordnung liegt in ihrer vielseitigen
-Verwertbarkeit, so ist sie auch geeignet, in der Dernsprechvermittlungstechnik
eingesetzt zu werden, wenn mehrere Quelenanforderungen vorliegen und die Reihenfolge
der Anforderungen beachtet werden muß.
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Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher
erläutert werden.
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In der zugehörigen Zeichnung zeigen: Fig. 1: ein Prinzip der erfindungsgemäßen
Lösung für die Auswahl bei mehr als drei vorbandenen Werken (n > 3),
Fig.
2: ein Blockschaltbild des zwei Anforderungssignale aufnehmenden Grundelementes,
Fig. 3t eine Schaltungsanordnung des Grundelementes, Fig. 4t ein Flußbild des Grundelementes
für die Belegung Ki vor K2 und K2 vor K1, Fig. 5: den Einsatz von verschiedenen
Flipfloptypen zur Realisierung der erfindungegemäßen Lösung, Fig. 5a: D-Zählflipflop
mit UND- und NAND-Gatter am Eingang, Fig. 5b: D-Zählflipflop mit NOR- und UND-Gatter,
Fig. 5c: T-Zählflipflop, Fig. 5d: LK-Flipflop, Fig. 5e: RS-Auffang- oder Zählflipflop,
Fig. 5f: RS-Auffang- oder Zahlflipflop mit "vorzugsweisem Rücksetzen", Fig. 6t Schdaltungsvarianten
des Grundelementes, Fig. 6a: RS-Auffangflipflop mit UND- und NOR-Gatter, Fig. 6b:
RS-Auffangflipflop mit NAND-Gatter, Fig. 6c: RS-Auffangf-lipflop mit "vorzugeweisem
Setzen" mit NAND-Gatter, Fig. 7: ein Flußbild für die Schaltungsvariante nach Fig.
6b, Fig. 8: ein Blockschaltbild für drei Werke (n = 3).
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In Fig. 1 wird das Prinzip dargestellt, in welchem Grundschaltungen,
entsprechend der Aufgabe miteinander verknüpft, mit einer einfachen Fragestellung
eindeutig entscheiden, in welcher Reihenfolge die Bedienung erfolgen soll. Zu beachten
ist, daß durch die Schaltungsanordnung entschieden wird, welches der Anforderungssignale
der verschiedenen Werke, die einen Zugriff zu dem Arbeitsspeicher wünschen, weitergeleitet
wird.
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Liegen von n verschiedenen Werken (n = 1, 2, 3 .e.) Anforderungssignale
vor, so wird in einem Zyklus nur jeweils ein DAnforderungesignal bedient.
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Stellen jetzt n Werke in beliebiger Reihenfolge ihre Anforderungesignele,
so werden in den einzelnen Grundelementen gleichzeitig folgende Pragen gestellt
und beantwortet: im ersten Grundelement A1, hat Werk 1 vor Werk 2, im zweiten Grundelement
B1, hat Werk 2 vor Werk 3, im dritten Grundelement C1, hat Werk 3 vor Werk 4 usw.,
in einem weiteren Grundelement M, hat Werk n-1 vor Werk n, und in einem vierten
Grundelement A2, hat Werk 1 vor Werk 3, in einem fünften Grundelement B2, hat Werk
2 vor Werk 4, in einem sdwten Grundelement A3, hat Werk 1 vor Werk 4, in einem letzten
Grundelement An, hat Werk 1 vor Werk n, sein Anforderungssignal gestellt.
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Die Antworten dieser Fragen genügen, um die genaue Reihenfolge der
Anforderungen zu bestimmen. Soll die Anforderung weitergeleitet werden, die am längsten
vorliegt, sind z. B. in der folgenden Tabelle die Gleichungen für die Verknüpfung
der Ausgang der Grundelemente für n = 4, 5 und 6 gezeigt.
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n = 4 n = 5 n = 6 fk1 #1#2#3 #1#2#3#4 #1#@#3#4#5 fk2 A1#1#2 A1#1#2#3
A1#1#2#2#4 fk3 A2B1#1 A2B1#1#2 A2B1#1#2#3 fk4 A3B2C1 A3B2C1#1 A3B2C1#1#2 fk5 - A4B3C2D1
A4B3C2D1#1 fk6 - A4B3C2D1 A5B4C2D2E1 wobei das Grundelement D1 die Frage. hat Werk
4 vor Werk. 5, das Grundelement bs die Frage, hat Werk 5 vor Werk 6, das Grundelement'
C2 die Frage, hat Werk 3 vor Werk 5, das Grundelement D2 die Frage, hat Werk 4 vor
Werk 6, das Grundelement 33. die Frage* hat Werk 2 vor Werk 5, das Grundelement
C3 die Frage, hat Werk 3 vor Werk 6, das Grundelement A4 die Frage, hat Werk 1 vor
Werk 5, das Grundelement B4 die Frage, hat Werk 2 vor Werk 6, das Grundelement As
die Frage, hat Werk 1 vor Werk 6 seine Anforderung gestellt, bearbeitet.
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fki (i = 1, 2 ... 6, ....) sind die Ausgangsaignale.
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Bs kann bei dieser Aufgabenstellung jeweils nur eines der Ausgangssingale
fki geliefert werden. Ist z. B.
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das Ausgangssignal fk3 = L, bedeutet dies, daß das Anforderungssignal
K3 am längeten vorliegt und folglich durch das Ausgangssignal fk3 weitergeleitet
wird.
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Ist das Anforderungssignal K3 bedient worden, kann das nächste Anforderungssignal
durchgeschaltet werden (de dann K3 = O). Wartete nach dem Anforderungssignal K3
z. fl. das Anforderungesignal K2 am längsten, wird jetzt das Ausgangasignal fk2
Die Bezeichnungen der Grundelemente sind in Fig, 1 so gewählt, daß das Entwicklungsgesetz
der Verknüpfungsgleichungen der Grudelementeausgänge in der Tabelle leicht erkannt
werden kann. Der Ausgang eines Grundelementes ist wie das Grundelement selbst benannt
worden; Das Ergebnis der einzelnen Fragen wird also je nach Aufgabenstellung derart
miteinander verknüpft, daß die richtige Reihenfolge der Abarbeitung erfolgt.
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Wäre z. B. gefordert, daß auch die Anforderung des Werke weitergeleitet
wird, das am zweitlängeten wartet (um z. B, vorbereitend zu wirken), so sind entsprechende
Verknüpfungsgelichungen sufzustellen.
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In Fig. 2 wird des Blockschaltbild des Grundelementes gezeigt. Dieses
Grundelement registriert, welches von zwei Werken (n = 2) eher sein Anforderungssignal
stellte.
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Über eine erste Eingangsleitung stellt ein erstes Werk mit dem Signal
K1 seine Anforderung, über eine zweite Eingangsleitung stellt ein zweites Werk seine
Anforderung mit dem Signal K2. Wenn das Anforderungssignal K1 vor dem Anforderungssignel
K2 oder beide gleichzeitig gestellt werden oder keines von beiden gestellt wird,
erscheint auf der Ausgangeleitung ein Ausgangssignal X mit dem binären Wert O (X
= 0).
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Stellt das zweite Werk mit seinem Anforderungssignal K2 vor dem ersten
Werk mit seinem Anforderungssignal K1 oder nur das zweite Werk eine Anforderung,
weist das Ausgagssignal X ein binäres L auf (X = L).
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Daraus ergibt sich, daß die logische Gleichung X = ## . K2 + K2 .
Xt-1 erfüllt werden muB, wobei das Signal Kt-1 den Zustand für das Ausgangssignal
X vor einer Zeiteinheit sein soll.
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Zeigt das Ausgangssignal X eine binäre 0 (L), so ist das ein Signal
dafür, daß die Anforderung des ersten Werken (des zweiten Werkes) am längsten von
beiden vorliegt. Selbstverständlich kann auch die Negation der Gleichung als Ausgangspunkt
gewählt werden.
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In der l'ig. 3 wird ein Schaltbild des Grundelementes gezeigt. Die
hier angegebene Schaltung ist mit NILND-Gettern für ein Zweitakteystem vorgesedhen.
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Auf ein erstes NAND-Gatter 21 wird das durch einen Negator 20 negierte
Anforderungssignal K1 und das Anforderungssignal K2 geführt.
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Weiterhin werden auf ein zweites NAND-Gatter 22 das Anforderungssignal
K2 und der Ausgang 291 aus einem neunten NAND-Gatter 29 geführt. Die Ausgänge des
ersten und zweiten NAND-Gatters 21; 22 und der Takt T1 werden auf ein drittes NAND-Gatter
23 geschaltet.
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Ein viertes NAND-Gatter 24 wird mit dem Takt T1 und dem Ausgang des
dritten NAND-Gatters 23 belegt. Der Ausgang des vierten NAND-Gatters 24 wird auf
ein fünftes NAND-Gatter 25 und der Ausgang des dritten NAND-Gatters 23 noch auf
ein sechstes NAND-Gatter 26 geschaltet. Die Ausgänge des fünften und sechsten NAND-Getters
25; 26 sind jeweils auf einen Eingang des anderen NAND-Gatters 25; 26 geschaltet,
so daß sie eine bekannte bistabile Kippstufe, d. h. ein Flipflop, bilden.
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Vom Ausgang des fünften NAND-Getters 25 wird das Ausgengesignel X
abgeleitet. Das sechste NÄNDGatter 26 liefert das. negierte Ausgangssignal X.
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Das Ausgangssignal X wird gleichzeitig auf ein.
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siebentes NAND-Gatter 27 und das negierte Ausgangssignal X wird auf
ein achtes NAND-Gatter 28 geführt und auf deren zweite Eingänge der Takt T2 geleitet.
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Die Ausgänge des' siebenten und achten NAND-Gatters 27; 28 werden
jeweils auf ein neuntes und zehntes NAND-Gatter 29; 30 geleitet, die wiederum eine
bistabile Kippstufe ersterer Art bilden.
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In Fig. 4 wird das Flußbild des beschriebenen Grundelementes für die
Belegung mit dem Anforderungs-Signal KR vor dem Anforderungssignal K2 und dem zweiten
Fall mit einer Belegung durch das Anforderungseignal K2 vor dem Anforderungssignal
K2 gezeigt.
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In Fig. 5 werden weitere Möglichkeiten zur Realisierung der logischen
Gleichung X 3 Kl . K2 + K2 .
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mit verschiedenen logischen Baustufen dargestellt.
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In Fig. 5a wird ein D-Zählflipflop 31 verwendet.
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Das Anforderungssignal K1 und des negierte Ausgangssignal X des D-Zählflipflops
31 wird auf ein UND-Gatter 32 geführt. Der Ausgang des UND-Gatters 32 und das Anforderungesignel
K2 werden über ein UND-Gatter 33 auf das D-Zählflipflop 31 geleitet.
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In Fig. 5b wird das UND-Gatter 33 (Fig. 5a) durch ein NOR-Gatter 34
ersetzt. Auf die Eingänge des NOR-Gatters 34 wird der Ausgang des UND-Gatters 32
und das negierte Anforderungssignal K2 geschaltet.
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Bei den weiteren Varianten wird auf eine nähere Erläuterung der Ansteuerungsbaustufen
verzichtet und gleich die logische Gleichung angegeben, die auf die Eingänge der
Flipflops geschaltet werden.
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In Fig. so wird ein T-Zählflipflop 35 verwendet, Auf den ersten Eingang
36 wirken die Anforderungssignale über folgende logische Verknüpfung . X + KT. K2.
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auf den zweiten Eingang 37 wird das Signal "Setzen" gegebene
In
Fig. 5d wird ein IK-Flipflop 38 verwendet.
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Auf den I-Eingang 39 wirkt die logische Verknüpfung #1 . K2 und auf
den K-Eingang 40 nur das negierte Anforderungssignal K2.
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In Fig. 5e wird ein RS-Auffang-oder Zählflipflop 41 eingesetzt. Hier
wird auf den R-Eingang 42 das negierte Anforderungssignal K2 und auf den S-Eingang
43 die logische Verknüpfung #1. K2 geleitet.
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In Fig. 5f wird ein RS-Auffang-oder Zählflipflop 44 mit "vorzugsweisem
Rückstezen" verwendet. Dieses Flipflop unterscheidet sich von dem Flipflop der Fig.
5e nur in dar Kombination R = S - L. Da diese Kombination nicht auftreten kann.
wird dieses Flipflop wie das Flipflop 41 nach Fig. 5e beschaltet. Das gleiche gilt
für ein RS-Auffang- oder Zählflipflop "mit vorzugsweisem Setzen".
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Wie aus den Beispielen nach Fig. 5 zu entnehmen ist, braucht der Ausgang
der RS- bzw. IK-Flipflops nicht mit deren Eingang verknüpft werden. In der Schaltungsanordnung
nach Fig. 3 wurde dagegen der Ausgang 291 des Flipflops, das durch das neunte und
zehnte NAND-Gatter 29; 30 gebildet wurde, noch mit dem Eingang verknüpft. ebenso
wird das Ausgangssignal bei den D- und T-Flipflops am Eingang berücksichtigt.
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Anhand der Fig. 6 soll die logische Gleichung X = KT. K2 + K2.
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mit RS-Auffangflipflops und einem RS-Auffangflipflop mit vorzugsweisem
"Betzen" bzw. "Rücksetzen" für R . S = 1 aufgezeigt werden.
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In Fig. 6a wird ein RS-Auffangflipflop mit UND-und NOR-Gattern gezeigt.
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Das negierte Anforderungssignal K2 und der Takt T liegen an den Eingängen
eines ersten UND-Gatters 51.
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Auf die Eingänge eines zweiten UND-Gatters 52 wird der Takt , das.
Anforderungseignal K2 und das negierte Anforderungseignal K1 geführt. Die Ausgänge
sind suf jeweils ein NOR-Gatter 53; 54, welche wechselseitig rückgekoppelt sind,
geführt.
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In Fig. 6b treten an Stelle der UND- und NOR-Gatter (Fig. 6a) NAND-Gatter
61...64, wobei die Arbeitsweise aus dem Flußbild nach Fig. 7 abgeleitet werden kann.
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Wird beispielsweise ein RS-Auffangflipflop mit vor zugeweisem "Setzen"
verwendet, kann es mittels NAND-Gattern nach Fig. 6c aufgebaut, werden.
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Das Anforderungsaignal K2, das negierte Anforderungssignal K1 und
der Takt T liegen an den Eingängen eines ersten NAND-Gatters 71. Der Ausgang des
ersten NAND-Gatters 71, der Takt T und das negierte Anforderungssignal K2 liegen
an den Eingängen eines zweiten NAND-Gatters 72. Der Ausgang des ersten NAND-Gatters
71 wird weiterhin auf einen Eingang eines dritten NAND-Gatters 73 und der Ausgang
des zweiten NAND-Gatters 72.
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wird auf den Eingang eines vierten NAND-Gattere 74 geschaltet. Das
dritte und vierte NAND-Gatter 73; ; 74 sind wechselseitig rückgekoppelt, wobei das
dritte NAND-Gatter 73 das Ausgangssignal X liefert.
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Soll z. B. für drei Werke (n = 3) eine Schaltung mit den Grundelementen
aufgebaut werden, so ist aut dem in Fig. 1 dargestellten Prinzip die Lösung abzuleiten.
Diese Lösung wird in Fig. 8 dargestellt.
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Das Anforderungseignal K1 vo ersten Werk wird auf das erste Grundelement
Al und auf das vierte Grundelement A2 geführt. Das Anforderungesignal K2 vom zweiten
Werk wird auf einen weiteren Eingang des ersten Grundelementes Al und auf das zweite
Grundelement B1 geführt. Das dritte Werk gibt sein Anforderungesignal K3 jeweils
auf den zweiten Eingang des zweiten Grundelementes B1 und des vierten Grundelementes
A2. Die Ausgänge der Grundelemente sollen hier die gleiche Bezeichnung wie das Grundelement
selbst heben, so daß die Verknüpfungsgleichungen für die Anforderungen und deren
Ausgangssignale fki folgender magen lauten: fk1 = ##. ## fk2 = A1. ## fk3 = A2.
B1 In Fig. 8 wird die Realisierung dieser logischen Gleichungen mittels UND-Gatter
75; 76; 77 gezeigt, wobei auch andere logische Baustufen Anwendung firden können.
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Wie zu erkennen ist, sind für zwei Werke (n = 2) unter die sen Bedingungen
zwei Zustände zu registrieren.
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Es wird also ein Speioherelement, d. h. ein Grundelement, benötigt.
Für drei Werke (n = 3) sind unter gleichen Bedingungen sechs Zustände möglich.
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das erfordert mindestens drei Speicherelemente.
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Nach der vorgeschlagenen Lösongemethode werden.
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auch nur drei Grundelemente benötigt. Für vier Werke existieren 41
- 24 mögliche Zustände,' die theoretisch mit fünf Speichergliodern unterschieden
werden könnte. Praktisch wird hier nur ein Speicherglied mehr benötigt, d. h., insgesamt
werden se'ohs Grundelements verwendet.
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Iet im Anwendungsbereich asynchroner Betrieb zulässig, d. h., sind
Speicherfltpflops (ungetaktete Flipflops), Relais und dergleichen zuläseig, kann
das Grundelement selbetveratändlich auch mit solchen Speichergliedern aufgebaut
werden. So könnten z. B.
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die Flipflops der Fig. 6 auch chne Takteingang T aufgebaut werden.