DE2717503A1

DE2717503A1 - Gemeinsam genutzter speicher

Info

Publication number: DE2717503A1
Application number: DE19772717503
Authority: DE
Inventors: Charles Louis Devlin; Charles William Eichelberger
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1976-04-22
Filing date: 1977-04-20
Publication date: 1977-11-03
Also published as: DE2760322C2; DE2717503C2; FR2349178B1; US4212057A; JPS5853379B2; ES457986A1; GB1572426A; BR7702548A; CA1095175A; IN147333B; JPS52138846A; CH620306A5; FR2349178A1; IT1075707B

Description

Die Erfindung betrifft Mikrorechnersysteme, sie bezieht sich insbesondere auf einen Speicher zur Verwendung in einem Mikrorechnersystera mit mehreren Prozessoren, bei dem eine Sammelkanal-Verbindungsstruktur verwendet wird.

Mikrorechner werden bei einer großen Vielzahl von Anwendungsgebieten zunehmend wichtig. Da die Wirtschaftlichkeit bei der Herstellung der Mikroprozessoren und Mikrorechner zunimmt und die Her Stellungskosten reduziert, werden sie in mehr und mehr Anwendungsgebieten eingesetzt. Es kann oftmals erwünscht sein, in Verbindung mit einem einzigen Speicher oder einem Teil des Speichers mehr als eine Prozessoreinheit zu verwenden. Dies kann wünschenswert sein, um die von einem Mikrorechner durchgeführten Funktionen

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auf zwei oder mehr Prozessoren zu verteilen, um die Kapazität des Mikrorechnersystems zu erhöhen. Ein weiterer Vorteil eines Mehrprozessorsystems besteht darin, daß geringere Kosten dadurch erzielbar sind, daß ein komplexes System mit zwei oder mehreren relativ billigen Prozessoren im Gegensatz zu einem komplizierteren und folglich teureren Prozessor verwirklicht wird. Ein weiterer erzielbarer Vorteil besteht darin, daß sich ein System ausbilden lässt, bei dem im Falle der Störung eines einzelnen Prozessors ein zweiter Prozessor die Funktionen des gestörten Prozessors ausführt, so daß auf diese Weise ein bei Einzelprozessorsysternen nicht vorhandener Grad an Redundanz vorhanden ist. Ein weiterer Vorteil eines Mehrprozessoren-Mikrorechnersystems besteht darin, daß der Informationsaustausch zwischen zwei oder mehreren Prozessoren über einen gemeinsam genutzten Speicher erfolgen kann, zu dem jeder Prozessor direkten Zugriff besitzt. Ein derartiges System besitzt die Kapazität nicht nur zur gemeinsamen Nutzung von Daten sondern ebenfalls vor Programminformation und besitzt den weiteren Vorteil, daß es einem Prozessor ermöglicht ist, die Programmierung eines anderen Prozessors durch Veränderung der in einem einzigen Speicher gespeicherten Befehle durchzuführen. Viele augenblicklich in Verwendung befindliche Mikroprozessoren sind entsprechend einer Sammelkanal-Struktur organisiert, die für den Informationsaustausch zwischen dem Mikroprozessor und anderen Komponenten des Mikrorechnersystems, wie z.B. dem Speicher und Eingabe/Ausgabeeinrichtungen vorgesehen ist. Eine Sammelkanal-Verbindungsstruktur ermöglicht eine rasche Veränderung des Mikrorechnersystems durch Substitution von Komponenten, ohne daß eine physikalische Änderung des Hardware Grundsystems er_orderlich wäre. Es ist daher wünschenswert, daß ein gemeinsam genutzter Speicher zur Verwendung in Verbindung mit einem Mehrprozessor-Mikrorechnersystem mit einer Sammelkanal Verbindungsscruktur ^:-ompatibel ist.

Diese und weitere Vorteile und Verbesserungen lassen sich nach der Erfindung in einem Mehrprozessoren-Mikrorechnersystem verwirklichen. Gemäß einem Aspekt der Erfindung ist ein Mehrprozessoren-Mikrorechnersystera vorgesehen, das zwei oder mehrere, im

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wesentlichen unabhängige Prozessoren enthält, von denen jeder seine eigene Sammelkanal-Verbindungsstruktur besitzt. Das erfindungsgemäße Mehrprozessoren-Mikrorechnersystem enthält ferner einen gemeinsam genutzten Speicher, zu dem alle Prozessoren Zugriff besitzen,ohne mit dem eigenen Betrieb der anderen Prozessoren in Berührung zu kommen. Gemäß einem anderen Aspekt der Erfindung ist ein Multiprozessoren-Mikrorechner mit gemeinsam genutzen Speicher vorgesehen, bei dem ein Prozessor als Prioritätsprozessor ausgebildet ist, dem der Zugriff zu dem gemeinsam genutzten Speicher mit Priorität gestattet ist, ohne daß er dem eigenen oder eigentlichen Betrieb der anderen Prozessoren da zwischen kommt und diesen stört.

Die Arten der Mikroprozessoren, die in Verbindung mit einem gemeinsam genutzten Speicher gemäß der Erfindung betrieben werden, arbeiten oft in einer Betriebsart, bei der ein zugeordneter Speicher lediglich für einen Teil der Zeit aktiv verwendet wird, wobei dies typischerweise in Übereinstimmung mit einem Taktsignal erfolgt, und wobei die tatsächliche Verbindung zum Speicher nur während einer bestimmten Phase des Taktsignals erforderlich ist. Ein gemeinsam genutzter Speicher nach der Erfindung ermöglicht es zwei Mikroprozessoren, einen gemeinsam genutzten Speicher auf eine Weise zu benutzen, die eine äußerst wirkungsvolle Benutzung eines einzigen Speicher durch zwei oder mehr Prozessoren dar stellt. Ein Merkmal gewisser gemeinsam genutzter Speicher besteht darin, daß sie auf Bedienungsaufrufe von einem Mikroprozessor schneller antworten können als es dem Prozessor möglich ist, die Bedienung zu verwenden. So können z.B. in einen Speicher Daten schneller eingeschrieben bzw. von einem Speicher schneller ausgelesen werden als bestimmte Mikroprozessoren in der Lage sind, die Lese- oder Schreiboperationen durchzuführen. Gemäß dieser Erfindung sind Einrichtungen zur Erhöhung des Wirkungsgrades der Speicherbenutzung dadurch vorgesehen, daß ein einziger gemeinsam benutzter Si eicher zwei oder mehr Prozessoren derart bedient, daß die Zeit, während der ein Prozessor keine Bedienung benötigt, dem anderen Prozessor zugeordnet ist. Auf diese Weise wird eine wesentliche Menge an Zeit, während der der Speicher früher nicht

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aktiv war, und die daher verloren war, wirkungsvoll genutzt.

Gemäß der Erfindung ist ferner ein gemeinsam genutzter Speicher vorgesehen, der, sofern dies gewünscht ist, den beiden oder mehreren Prozessoren, die sich in den Speicher teilen, als ein unterschiedlicher Bereich der gesamten Speicherkapazität des Prozessors erscheint. Es wird z.B. angenommen, daß beide Prozessoren die Kapazität besitzen, 64000 Speicheradressen zu adressieren. Es wird ferner angenommen, daß der gemeinsam genutzte Speicher gemäß der Erfindung einen Umfang von 8000 Adressen besitzt. Gemäß einem Merkmal der Erfindung können die 8000 gemeinsam genutzten Adressen einem ersten Prozessor als Adresse 0 bis 7999, und einem zweiten Prozessor als Adressen 8000 bis 15999 erscheinen. Sofern erwünscht, kann natürlich der gemeinsam genutzte Speicher für zwei oder mehr Prozessoren dieselben Adressen enthalten.

Im folgenden werden Ausführungsbeispiele der Erfindung an Hand der Zeichnung näher erläutert.

Ir. m Figuren zeigen :

Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Mehrprozessoren-Mikrorechners, bei dem der Speicher von zwei oder mehr Prozessoren gemeinsam genutzt ist;

Fig. 2 einen logischen Schaltplan eines gemeinsam genutzten Speichers zur Benutzung mit zwei Prozessoren gemäß einer bevorzugten Ausführungsform der Erfindung;

Fig. 3 einen weiteren logischen Schaltplan eines gemeinsam genutzten Speichers gemäß der Erfindung;

Fig. 4 einen logischen Schaltplan eines erfindungsgemäßen gemeinsam genutzten Speichers zur Verwendung mit mehr als zwei Mikroprozessoren.

Ein Mikrorechner mit zwei Prozessoren ist gemäß der Erfindung in

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Form eines Blockschaltbildes in Figur 1 dargestellt und enthält einen gemeinsam genutzten Speicher. Der Rechner ist allgemein mit dem Bezugszeichen 10 bezeichnet und enthält einen ersten Prozessor 12 und einen zweiten Prozessor 14. Es sei darauf hingewiesen, daß die Erfindung zwar in Verbindung mit Figur 1 an Hand eine zwei Prozessoren enthaltenden Mehrprozessoren-Mikrorechners erläutert wird, daß es jedoch für den Fachmann ohne weiteres möglich ist, zwei, drei oder mehr Prozessoren gemäß den Angaben der Erfindung mit einem einzigen gemeinsam genutzten Speicher zu verbinden. Mit dem Prozessor 12 ist eine erste Sammelkanalanordnung 16 verbunden, die einen Adressen-Sammelkanal 18, einen Datenausgabe-Sammelkanal 20, einen Dateneingabe-Sammelkanal 22, einen Lese/Schreibsteuerkanal 24 und einen Wartekanäl 26 aufweist. Obwohl der Lese-Schreibsteuerkanal und der Wartekanal als einzelne Leitung dargestellt sind und die Adressen- und Datenkanäle als drei Leitungen dargestellt sind, kann der genaue Aufbau der Kanäle je nach der Art und der Anzahl der längs der Kanäle zu übertragenden Signale verändert sein. So ist es z.B. oftmals angenehm, parallele Adressendateneingänge und -Ausgänge mit bis zu 16 Bits vorzusehen. Es sei bemerkt, daß der Adressenkanal eine ausreichende Anzahl verschiedener elektrischer Verbindungen enthält, um die erforderliche Anzahl an Bits zu liefern. In ähnlicher Weise können die Datenausgabe- und Dateneingabe-Kanäle je 8 Bits von Parallelformatinformation enthalten, es sind daher acht Leiterkanäle für den Dateneingabe- und den Datenausgabekanal erforderlich. Beim Lese/Schreib- und beim Wartekanal kann jeweils nur eine elektrische Referenzleitung nach Masse, oder es können alternativ zwei oder mehr Leiter vorgesehen sein, sofern dies erwünscht ist. Die spezielle Form der verschiedenen Sammelleiter hängt von der Organisation des Prozessors und der zugeordneten Hilfseinrichtungen ab, die gemäß der Erfindung verwendet werden. Obwohl nicht dargestellt, lassen sich zusätzliche Kanäle gemäß den einzelnen Ausführungsformen dieser Erfindung vorsehen. So sollen z.B., obwohl nicht dargestellt, Leistungsversorgungskanäle in dem Mikrorechnersystem 10 der Figur 1 enthalten sein.

Eine zweite Gruppe von Kanälen, die im wesentlichen mit den

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Kanälen18 bis 26 identisch ist, ist mit dem zweiten Prozessor verbunden. Diese Kanäle 18', 20', 22·, 24· und 26' entsprechen den im Prozessor 12 zugeordneten Kanälen 18 bis 26. Beide Prozessoren 12 und 14 und die zugehörige Kanalanordnung ist mit bestimmten peripheren Komponenten versehen. Der Prozessor 12 ist über die Kanalanordnung 16 mit der Eingabe/Ausgabeeinrichtung und dem lokalen Speicher 32 verbunden. Der Prozessor 14 und die zugehörige Kanalanordnung 16 ist mit der Eingabe/Ausgabeeinrichtung 34, der Eingabe/Ausgabeanordnung 36 und dem lokalen Speicher 38 verbunden. Die Verbindungen zwischen den Prozessoren und den angegebenen zugeordneten Einrichtungen sind herkömmlicher Art und werden daher nicht in großer Breite beschrieben. Die Adressenkanäle 18 und 18· werden von den Prozessoren 12 und 14 mit Adresseninformation versorgt, die jeder Einrichtung zugeführt wird, die an die Kanalanordnung angeschlossen ist. Die in einem be liebigen Zeitpunkt auf einem Adressenkanal vorhandene Adresse entspricht einer speziellen Adresse in einer speziellen Einrichtung, wobei Zugriff zu dieser Einrichtung und zu einem speziellen Platz in dieser Einrichtung gewonnen wird, dem,bzw. der die Adresse entspricht. Zum Beispiel möge eine spezielle 16-Bitadresse irgendeinem Speicherplatz im Speicher entsprechen. Wenn diese spezielle Bit-Kombination auf der Adressenleitung erscheint, ist dieser Speicherplatz für den Prozessor verfügbar. Die Kanäle 20 und 22 stellen zusammen mit den entsprechenden Kanälen 20' und 22' Dateneingabe- und Datenausgabekanäle dar. Diese Kanäle stellen Pfade zwischen Einrichtungen für Daten dar, die von einer Einrichtung zu einer anderen übertragen werden sollen. Die Da eneingabe- und -Ausgabenkanäle führen die aktuellen Daten zwischen den Einrichtungen. So lassen sich z.B. Daten in dem Speicher einschreiben bzw. aus dem Speicher auslesen, indem eine Speicheradresse auf dem Adressenkanal und Daten vom Prozessor auf denjenigen Datenausgabekanal vorhanden sind, von dem die Daten durch die adressierte Einrichtung empfangen werden. Es sei bemerkt, daß es erforderlich sein kann, dem Speicher weitere Signale zuzuführen, so z.B. Signale von dem Typ, der auf den Lese/Schreibkanälen 24 und 24· geführt wird, bevor Daten in den Speicher oder eine andere Einrichtung eingegeben bzw. entnommen werden können.

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Wartekanäle 26 und 26' liefern Signale vom Einrichtungsaufrufdienst, wenn die Einrichtung, deren Dienst aufgerufen ist, einen Aufruf nicht erfüllen kann. Wenn z.B. Daten von einem Prozessor einer Eingabe/Ausgabeeinrichtung zugeführt werden, so ist oftmals der Prozessor in der Lage, die Daten mit einer größeren Geschwindigkeit zu liefern, als es die Eingabe/Ausgabeeinrichtung brauchen kann. Um zu verhindern, daß Daten verloren gehen, wird ein Wartesignal dem Prozessor zugeführt, um die Geschwindigkeit des Datenflusses vom Prozessor zur Eingabe/Ausgabeeinrichtung in dem Umfang zu ermäßigen, daß die Daten mit einer Geschwindigkeit geliefert werden, die für die Eingabe/Ausgabeeinrichtung passend ist. Dieselbe Beziehung kann zwischen beliebigen zwei Einrichtungen auftreten, wenn die Geschwindigkeit, mit der diese Einrichtungen verschiedene Operationen ausführen, verschieden sind.

Zusätzlich zu den oben angegebenen Einrichtungen enthält der Mikrorechner 10 einen gemeinsam genutzten Speicher 40. Der gemeinsam genutzte Speicher 40 ist mit den beiden Prozessoren 12 und 14 zugeordneten Kanalanordnungen verbunden. Gemäß einer bevorzugten Ausführungsform der Erfindung enthält der gemeinsam genutzte Speicher einen einzigen Speicher, zu dem beide Prozessoren 12 und 14 Zugriff besitzen. Es stellt ein Merkmal der Erfindung dar, daß der gemeinsam genutzte Speicher 40 den einzelnen Prozessoren gegenüber als ein verschiedener Teil des gesamten, jedem Prozessor zugänglichen Speichers erscheint.

Eine bevorzugte Ausführungsform des erfindungsgemäßen gemeinsam genutzten Speichers ist in Figur 2 dargestellt. Ein Speicher 50, der bevorzugt als Direktzugriffsspeicher (Speicher mit wahl freiem Zugriff) ausgebildet ist, besitzt einen Adresseneingang 52, einen Dateneingabe-Eingang 54, einen Datenausgabe-Eingang 56, einen Lese/Schreibsteuer-Eingang58 und einen Speicheransteuereingang 6;i. i/ie in Verbindung mit der Figur 1 erläutert wurde, können die Adressen-, Dateneingabe-, Datenausgabe-, Lese/Schreib- und Speichansteuereingänge eine oder mehrere physikalische Verbindungsanschlüsse besitzen. Der Adresseneingang 52 des Speichers

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50 ist rait Pufferspeichern 62 und 64 mit drei Zuständen verbunden. Die Pufferspeicher 62 und 64 stellen eine selektive Verbindung zwischen dem Adresseneingang 52 des Speichers 50 und geeigneten Adressenkanälen dar, die den beiden Prozessoren zugeordnet sind, die Zugriff zum Speicher besitzen. Gemäß der Erfindung kann der geraeinsam genutzte Speichermodul nach Figur 2 fertig in Verbindung mit einer Mikrorechnerstruktur gemäß Fig.1 verwendet werden, und die anschliessende Erläuterung wird ergeben, daß der gemeinsam genutzte Speicher nach Figur 2 dem gemeinsam genutzten Speicher 40 in Figur 1 entspricht. Die Pufferspeicher 62 und 64 mit drei Zuständen sind folglich mit den Adressenkanälen 18 und 13' nach Figur 1 verbunden. Während die Pufferspeicher 62 und 64 mit drei Zuständen als einzelne Blökke dargestellt sind, können, falls erforderlich, Mehrfachblöcke verwendet werden, um Vielfach-Adressenverbindungen zu verwirklichen. Die Pufferspeicher 62 und 64 mit drei Zuständen besitzen die Singangsanschlüsse 66 und 68 und die Ausgangsanschlüsse 70 bzw. 72. Der Pufferspeicher 62 ist mit einem Toreingangsanschluß 74 versehen, der in dieser speziellen Ausführungsform der Erfindung ein invertierender üingangsanschluß ist, d.h. ein Anschluß, der den Pufferspeicher 62 aktiviert, wenn ein Masse- oder logisches Nullsignal an diesem Anschluß anliegt. Ein entsprechender Toreingangsanschluß 76 ist am Pufferspeicher 64 vorgesehen. Die Pufferspeicher 62 und 64 mit drei Zuständen stellen eine selektive Verbindung zwischen den Eingängen 66 und 68 und den Aus gangen 70 und 72 dar. Wenn ein logisches Signal mit Nullpegel an Toreingangsanschluß 74 anliegt, so wird z.B. eine elektrische Verbindung mit kleiner Impedanz zwischen dem Eingang 66 und dem Ausgang 70 hergestellt, \ienn der Toranschluß 74 mit einer positiven Spannung, einer logischen "Eins", versehen wird, wird zwischen dem Eingang 66 und dem Ausgang 70 keine Verbindung hergestellt, der Ausgang 70 besitzt kein festes Potential ( er floatet), d.h. er ist weder mit einem Null- oder einem Plussignal verbunden, sondern er verweilt in einem im wesentlichen unvollendetem Zu stand. Die Betriebsweise des Pufferspeichers 62 ist identisch. Die Funktion der Pufferspeicher 62 und 64 mit drei Zuständen lässt sich einfach durch Analogie mit einem elektrischen Relais

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mit einem einzigen Pol und einem einzigen Kippelement verdeutlichen, wobei die Eingangs- und Ausgangsanschlüsse 66 und 70 die Kontakte des Relais darstellen, und der Toranschluß 74 eine Verbindung zur Spule des Relais darstellt. Es sei bemerkt, daß die Funktion der Pufferspeicher 62 und 64 mit drei Zuständen auf vielerlei Weise möglich ist, und daß diese Erfindung sich nicht auf irgendein Verfahren oder irgendeine spezielle Vorrichtung zur Verwirklichung der oben angegebenen Funktion beschränkt.

Weitere Pufferspeicher 78 und 80 mit drei Zuständen liefern eine selektive Verbindung von den Lese/Schreibeingängen 82 und 84 zu den Lese/Schreibeingängen 58 des Speichers 50. Pufferspeicher 85 und 88 mit drei Zuständen liefern in ähnlicher Weise eine Verbindung von den Eingängen 90 und 92 zu dem Dateneingabeeingang 54, während Pufferspeicher 94 und 96 eine Verbindung vom Datenausgabe-Anschluß 56 des Speichers 50 zu den Ausgangsan -Schlüssen 98 und 100 liefern. Es sei bemerkt, daß die Pufferspeicher 78, 80, 86, 88_f 94 und 96 ebenso wie die Puffer 62 und 64 mehr als eine elektrische Verbindung zu den entsprechenden Kanälen herstellen können. Die Natur der Pufferspeicher gestattet eine direkte Verbindung zu entsprechenden Kanälen des Mikrorechnersystems. So ist z.B. der Pufferspeicher 62 mit dem Kanal ^3, der Pufferspeicher 64 mit dem Kanal 18·, der Pufferspeicher 78 mit dem Kanal 24, der Pufferspeicher 80 mit dem Kanal 24', der Pufferspeicher 86 mit dem Kanal 20, der Pufferspeicher 88 mit dem Kanal 20', der Pufferspeicher 94 mit dem Kanal 22 und der Pufferspeicher 96 mit dem Kanal 22· verbunden. Der in Figur 2 dargestellte gemeinsam genutzte Speicher enthält UND-Tore 102 und 104, die gemäß der Erfindung mit demjenigen Teil der Kanäle 18 und 18* verbunden sind, der die Adressenbits hoher Ordnung führt. Der Adressenkanal führt, wie an sich bekannt ist, mehrere Adressenbits in binärer Form. Verdeutlicht man sich die Adressendaten in paralleler Form, so werden die Adressenbits höherer Ordnung nicht benötigt, um lediglich eindeutig eine Adresse im Speicher 50 zu spezifizieren, wenn die im Speicher 50 enthaltene Anzahl von Adressen kleiner als die Gesamtzahl der adressierbaren

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Adressen ist. Die Adressenbits höherer Ordnung sind jedoch erforderlich, um den Block der von Speicher 50 repräsentierten Speicheradressen von den restlichen Speicheradressen zu unterscheiden, die vom Prozessor erreichbar sind. Die Adressenbits höherer Ordnung werden folglich den UND-Toren 102 und 104 zugeführt, die an den Ausgängen 106 und 108 Signale abgeben, wenn der Speicher 50 adressiert wird. Beide UND-Tore 102 und 104 enthalten mehrere Eingänge110 und 112, deren genaue Zahl je nach der relativen Größe des Speichers 50 und der Adressierkapazität des Prozessors unterschiedlich ist. Da die UND-Tore 102 und 104 Ausgangssignale abgeben, wenn ihr Eingangsanschluß auf einem hohen logischen Pegel liegt, erfolgt ein Zugriff zum Speicher 50, wenn der betreffende Prozessor den Teil des Speichers mit den höchsten Adressenplätzen adressiert. Wenn z.B. 16 Bits vom Prozessor an den Adressenkanal abgegeben werden, und wenn ferner der Speicher 50 z.B. 8000 Adressen enthält, und wenn ferner die 8000 Adressen die höchsten 8000 vom Prozessor adressierbaren Adressen darstellen, und wenn ferner die 8000 Adressen ein Achtel der Gesamtzahl der vom Prozessor adressierbaren Adressen darstellen, dann werden drei binäre Bits benötigt, um eindeutig zu bestimmen, welcher der acht Blöcke des Speichers adressiert wird. In der in Figur 2 dargestellten AusfUhrungsform der Erfindung werden daher die drei Adressenbits der höchsten Ordnung den Eingängen 110 des UND-Tors 102 zugeführt, und es wird ein Ausgangssignal am Ausgang 106 erzeugt, wenn alle Eingänge 110 hoch liegen. Es sei bermerkt, daß jeder beliebige der anderen sieben Blökke des Speichers am Eingang 110 des UND-Tors 102 mindestens ein Bit erzeugt, das null ist oder einen niedrigen Pegel besitzt, wodurch am Ausgang 106 kein Ausgangsignal erzeugt wird. Sofern es gemäß der Erfindung erwünscht ist, eine andere als die höchste Gruppe der Speicheradressen zu adressieren, lassen sich Inverter zwischen den Teil hoher Ordnung des Adressenkanals und dem UND-Tor 102 einfügen, um am Eingang 110 ein Eingangssignal zur Verfügung zu stellen, das drei logische "Eins"-Werte aufweist. Der Speicher 50 erscheint daher dem Prozessor als irgendein Block aus einer Anzahl von Blöcken von Speicherplatz». Die Tore 102 und 104 lassen sich so ausbilden, daß der Speicher 50 gegenüber

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den beiden Prozessoren 12 und 14 als ein unterschiedlicher Teil des Speichers erscheint, der von den betreffenden Prozessoren adressierbar ist. Es wird angenommen, daß z.B. drei Bits der Adressendaten den beiden Toren 102 und 104 zugeführt werden, und daß ferner alle dem Tor 104 zugeführten Bits invertiert werden, bevor sie den Eingang 112 des Tors 104 erreichen. Das Tor 104 liefert ein Ausgangssignal am Ausgangsanschlufi 108, wenn alle die Adressenbits hoher Ordnung null und nicht eins sind, und der Speicher 50 erscheint gegenüber dem Prozessor 14 als die niedersten 8000 Speicheradressen und dem Prozessor 12 gegenüber als die höchsten 8000 Speicheradressen.

Die UND-Tore 116 und 118 liefern die Endverbindung zur Kanalanordnung der beiden Prozessoren an den Ausgängen 120 bzw. 122. Der Ausgang 120 ist mit dem Wartekanal 26, und der Ausgang 122 mit dem Wartekanal 26* verbunden. Der gemeinsam genutzte Speicher nach Figur/brauchtnur mit den Kanalanordnungen der beiden Teile des Mehrprozessoren-Mikrorechners nach Figur 1 verbunden werden. Es ist keine zusätzliche Steuerung erforderlich, und es wird auch keine direkte Verbindung zwischen den beiden Kanalanordnungen hergestellt.

Der Betrieb des gemeinsam genutzten Speichers nach Figur 2 erfordert, daß eine Anzahl von Bedingungen erfüllt ist. Der Speicher lässt sich von beiden Prozessoren 12 oder 14 adressieren, aber er kann nicht gleichzeitig von beiden Prozessoren adressiert werden. Wenn nur ein Prozessor den Speicher adressiert, ermöglicht der gemeinsam genutzte Speicher nach Figur 2 jedem Prozessor den Zugriff. Wenn beide Prozessoren gleichzeitig Zugriff verlangen, wird demjenigen Prozessor der Zugriff ermöglicht, der als letzter den Speicher benutzte. Der Bedienungsaufruf durch einen Prozessor wird durch ein hohes Ausgangssignal an den Ausgängen 106 oder 108 der Tore 102 und 104 angezeigt. Zum Zwecke der Diskussion wird von "hohen" und "niederen" Signalen gesprochen. Es sei Jedoch darauf hingewiesen, daß hiermit hohe und niedere logische Signalpegel gemeint sind, die nicht notwendigerweise mit den speziellen relativen Größen übereinstimmen. Die "hohen" und die "niederen"

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Signale betreffen logische "Eins"-Signale bzw. logische "NuIl"-Signale. Es wird zuerst angenommen, daß lediglich der Ausgang 106 des UND-Tors 102 erregt ist und ein hohes Signal erzeugt, das angibt, daß ein Prozessor 12 Zugriff zum Speicher wünscht. Ein hohes Signal erscheint am Ausgang 106 des UND-Tors 102 und gleichzeitig am Eingang 130 des NOR-Tors 132, am Eingang 138 des NAND-Tors 140 und am Eingang 142 des NAND-Tor 144. Da vom Prozessor 14 keine Bedienung angefordert wird, ist der Ausgang 108 des UND-Tors 104 nieder und liefert ein niederes Signal an: den Eingang 146 des Inverters 148, den Eingang 150 des NAND-Tors 152 und den Eingang 154 des NAND-Tors 156. Der Inverter 136 liefert ein niederes Signal an den Eingang 172 des NAND-Tors 152, dessen Ausgang 174 notwendigerweise hoch sein wird. Der Ausgang 174 des NAND-Tors 152 ist mit dem Eingang 164 des NAND-Tors 166 verbunden und liefert diesem Eingang ein hohes Signal. Da der Eingang 146 des Inverters 148 nieder ist, liefert der Ausgang des Inverters 148 ein hohes Signal an den Eingang 160 des NAND-Tors 140. Da der Eingang 138 des NAND-Tors 140 ebenso hoch ist, ist dessen Ausgang 162 nieder und liefert ein niederes Signal an den Eingang 176 des NAND-Tors 178, das sicherstellt, daß dessen Ausgang 182 hoch ist. Der Ausgang 182 ist mit dem Eingang 167 des NAND-Tors 166 verbunden, und da beide Eingänge 164 und 167 hoch sind, ist der Ausgang 168 des NAND-Tors 166 nieder und liefert ein niederes Signal an die Drei-Zustands-Pufferspeicher 62 bzw. 78. Niedere logische Signale werden in ähnlicher Weise dem Eingang 190 des Drei-Zustands-Pufferspeichers 86 und dem Eingang 192 des NAND-Tors 116 zugeführt, das ein hohes Signal am Ausgang 120 abgibt. Es sei daran erinnert, daß die NAND-Tore 116 und 118 mit den den Prozessoren 12 und 14 zugeordneten Wartekanälen verbunden sind. Gemäß der Erfindung veranlaßt ein niedriges Signal den Prozessor, zu warten, und ein hohes Signal gestattet es dem Prozessor, weiter zu arbeiten. Der Drei-Zustands-Pufferspeicher 62 liefert entsprechend eine Verbindung zwischen seinem Eingang 66 und dem Ausgang 70 und verbindet dadurch den Adressenkanal 18 mit dem Eingang 52 des Speichers 50. In ähnlicher Weise wird der Eingang 82 des Drei-Zustands-Pufferspeichers 78 mit dem Eingang 58 des Speichers 50, und der Eingang 90 des Drei-Zustands-Pufferspeichers

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86 alt dem Eingang 54 des Speichers 50 verbunden. Auf diese Weise werden die richtigen Adressen-^Le se/Schreib- und Datenkanäle mit dem Speicher verbunden. Die selektive Aktivierung des Speichers entweder zur Datenaufnahme oder zur Datenabgabe wird nachfolgend erläutert.

Wenn vom Prozessor 14 alleine Bedienung aufgerufen wird, ist der Betrieb des gemeinsam genutzten Speichers nach Figur 2 dem oben geschilderten Betrieb ähnlich . Der Speicher erzeugt ein niederes Signal am Ausgang 182 des NAND-Tors 178 und aktiviert dabei d: ■» Drei-Zustands-Pufferspeicher 64, 80 und 88, um eine Verbindung der Eingänge 68, 84 und 92 zum Speicher 50 zu schaffen. Wenn gleichzeitig beide Prozessoren 12 und 14 Bedienung anfordern, hängt der Betrieb des gemeinsam genutzten Speichers davon ab, welcher der Prozessoren zuletzt Zugriff zum Speicher hatte. Es wird angenommen, daß vor dem gleichzeitigen Bedienungsaufruf ein Prozessor 12 zuletzt den Speicher adressierte. Der Ausgang 168 des NAND-Tors 166 liefert ein niederes Signal, während der Ausgang 182 ein hohes Signal abgibt. Es wird nun angenommen, daß beide NAND-Tore 102 und 104 niedere Signale abgeben, die anzeigen, daß keiner der Prozessoren Bedienung anfordert. Ein niederes Signal wird dem NAND-Tor 140 zugeführt, das ein hohes Signal an den Eingang 164 des NAND-Tors 166 . iefert. Da der Eingang des NAND-Tors 166 mit dem Ausgang 182 des NAND-Tors 178 verbunden ist, der, wie erinnert sei, ein hohes Signal liefert, verbleibt das NAND-Tor 166 in seinem vorherigen Zustand und erzeugt ein niederes Signal an seinem Ausgang 168. Dieses niedere Signal wird dem Eingang 180 des NAND-Tors 178 zugeführt und stellt sicher, daß an dessen Ausgang 182 weiterhin ein hohes Signal erzeugt wird. Es wird gezeigt, daß die NAND-Tore 166 und 178 in einer Flip-Flop-Schaltungsbeziehung zusammengeschaltet sind und ein niederes bzw. ein hohes Signal in Abwesenheit von Bedienungsaufrufen der beiden Prozessoren am Ausgang aufrecht erhalten.

Es wird nun angenommen, daß beide Prozessoren Bedienung anfordern. Die beiden Ausgänge 106 und 108 sind hoch und liefern daher hohe Signale an die Inverter 136 und 148, die daher niedere

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Signale an ihren Ausgängen 158 bzw. 170 erzeugen, wobei diese niederen Signale sicherstellen, daß an den Ausgängen 162 und 174 hohe Signale erzeugt werden, die an die Eingänge 176 bzw. 164 gekoppelt werden. Es sei daran erinnert, daß sich das NAND-Tor 166 zuvor in einem "Ein"-Zustand befand und ein niederes Signal an seinem Ausgang 168 erzeugt, und daß das NAND-Tor r»in hohes Signal an seinem Ausgang 182 erzeugte, wobei diese Bedingungen während eines gleichzeitigen Bedienungsaufrufes durch beide Prozessoren andauern. Die Eingänge des NAND-Tors bleiben hoch, und die Eingänge 180 und 176 des NAND-Tors 178 sind nieder bzw. hoch und erzeugen daher ein hohes Ausgangssignal am Ausgang 182 des NAND-Tors 178.

Es wird nun angenommen, daß nur vom Prozessor 14 ein Bedienungsaufruf erfolgt, und daß daher der Ausgang 106 nieder und der Ausgang 108 hoch ist. Hohe Signale werden dem Inverter 148 und dem Eingang "50 des NAND-Tors 152 zugeführt. Niedere Signale werden dem Inverter 136 und dem Eingang 138 des NAND-Tors 140 zugeführt. Das NAND-Tor 14O erzeugt folglich ein hohes Ausgangssignal am Ausgang 162, während das NAND-Tor 152 ein niederes Signal an seinem Ausgang 174 erzeugt. Das niedere Signal am Ausgang 174 des NAND-Tors 152 wird dem Eingang 164 des NAND-Tors 166 zugeführt, das ein hohes Signal an dessen Ausgang 168 erzeugt, das dem Eingang 180 des NAND-Tors 178 zugeführt wird. Da der Ausgang 162 des NAND-Tors 140 mit dem Eingang 176 des NAND-Tors 178 verbunden ist, geht der Ausgang 182 dieses Tors in einen niederen Zustand über, und der Prozessor 14 erhält Zugriff zum Speicher, während dem Prozessor 12 der Zugriff genommen wird.

Gemäß der Erfindung wurde beschrieben, daß Zugriff dem einen oder dem anderen anfordernden Prozessor gegeben wird, wenn Jeweils ein Bedienungsaufruf zu einem Zeitpunkt erscheint, und daß der Zugriff dem zuletzt Zugriff besitzenden Prozessor gegeben wird, venn gleichzeitig Bedienungsaufrufe empfangen werden. Auf diese Weise wird keiner der Prozessoren während eines Zugriffs zum Speicher durch einen Bedienungsaufruf des anderen

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Prozessors'unterbrochen.

Es ist wünschenswert, zwei Zugriffsarten zum Speicher vorzu -sehen, eine erste Zugriffsart, bei der Daten vom Prozessor oder einer Einrichtung in den Speicher eingelesen werden, und eine zweite Zugriffsart, bei der Daten vom Speicher zum Prozessor oder einer anderen Einrichtung ausgelesen werden. Der gemeinsam genutzte Speicher nach Figur 2 liefert die erforderliche Steuerung, um diese beiden Zugriffsarten zu ermöglichen. Es ist bekannt, daß die Natur der elektrischen Verbindung zum Speicher 50 zur Durchführung von Lese- und Schreiboperationen in gewisser Weise verschieden ist. Insbesondere besitzt der Datenausgang 56 Signalquellen mit relativ niederer Impedanz, wobei die logischen Werte der Signalquellen die dem Speicher 50 zugeführten Daten bestimmen. Der Datenausgang 56 muß daher von der Kanalanordnung des entsprechenden Prozessors, ausgenommen wenn das Auslesen von Daten aus dem Speicher erwünscht ist, isolierT^werden. Der Dateneingang 54 empfängt Daten von der Kanalanordnung und ist durch eine relative Impedanz gekennzeichnet. Es ist daher in der Zeit, in der ein spezieller Prozessor Zugriff zum Speicher besitzt, nicht nötig, den Eingang 54 zu isolieren, wenn er nicht tatsächlich benutzt wird. Die Unterscheidung zwischen Dateneingang 54 und Datenausgang 56 läßt sich leichter verstehen, wenn beachtet wird, daß am Ausgangsanschluß 56 erscheinende Daten im wesentlichen den mit dem Ausgangsanschluß 56 verbundenen Datenkanal auf die Datenwerte festlegen(clamp), die in dem speziellen adressierten Speicherplatz vorhanden sind. Es kann dem Dateneingabe-Kanal 54 jedoch gestattet werden, ein nicht festgelegtes Potential zu besitzen (float), da die Daten nur dann in den Speicher eingegeben werden, wenn dies durch ein an dem Lese/ Schreibeingang 58 anliegendes Signal bestimmt ist. Der Datenausgang 56 ist folglich an die Drei-Zustands-Pufferspeicher 94 und 96 angeschlossen, die von den NAND-Toren 144 bzw. 156 ge -steuert werden. Beispielsweise und unter spezieller Bezugnahme auf das NAND-Tor 144 sei daran erinnert, daß ein hohes Signal an den Eingang 142 des NAND-Tors 144 angelegt wird, wenn der Prozessor 12 alleine Zugriff zum Speicher wünscht. Es sei ferner

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Il

daran erinnert, daß der Ausgang 168 des NAND-Tors 166 nieder liegt, und es wird gezeigt, daß dieser Ausgang mit dem Eingang 190 des Inverters 192 verbunden ist, der ein hohes Eingangssignal an den Eingang 194 des NAND-Tors 144 liefert. Der Ausgang 196 des NAND-Tors 144 ist mit dem Eingang 198 des Drei-Zustands-Pufferspeichers 94 verbunden, der erregt ist, um den Ausgangsanschluß 98 mit dem Ausgangsanschluß 36 des Speichers 50 zu verbinden. Der Speicher 50 wird daher mit dem Ausgangsdatenkanal nur dann verbunden, wenn ein tatsächlicher Bedienungsaufruf vom NAND-Tor 102 wahrgenommen wird. Die Drei-Zustands-Pufferspeicher 86 und 88 bleiben betätigt, um denjenigen Prozessor, der zuletzt bedient wurde, mit dem Dateneingang 54 des Speichere 50 selbst dann zu verbinden, wenn kein tatsächlicher Bedienungsaufruf vorhanden ist. Dies wird durch die Flip-Flop-Schaltungsanordnung der NAND-Tore 166 und 178 bewirkt. Das NAND-Tor 156 arbeitet in ähnlicher Veise mit dem Drei-Zustands-Pufferspeicher 96 zusammen und liefert ein niederes Ausgangssignal vom Ausgang 200 des NAND-Tors 156 an den Eingang 202 des Drei-Zustands-Pufferspeichers 96, wenn immer hohe Signale an den Eingängen 204 und 154 des NAND-Tors 156 angelegt werden. Diese Signale sind vorhanden, wenn das UND-Tor 104 durch einen Bedienungsaufruf vom Prozessor 14 aktiviert ist, und wenn weiterhin das NAND-Tor 178 ein niederes Signal an seinem Ausgang 182 abgibt, das vom Inverter 206 invertiert wird, um ein hohes Signal an dessen Ausgang 208 zu erzeugen. Die Eingänge 204 und 154 des NAND-Tors 156 sind beide hoch, und der Ausgang 200 des Tors 156 liefert daher ein niederes Signal, um den Drei-Zustands-Pufferspeicher 96 zu erregen und den Datenausgang 56 mit dem Ausgang 100 des Drei-Zustands-Pufferspeicher 96 zu verbinden.

Lese/Schreibkanäle 24 und 24* werden selektiv mit den Lese/ Schreibeingängen 58 des Speichers 50 durch die Drei-Zustands-Pufferspeicher 78 und 80 verbunden. Die Pufferspeicher 78 und 80 werden gleichzeitig mit den Pufferspeichern 62 bzw. 64 gespeist, und die Lese/Schreibkanäle 24 und 24 · steuern den Speicher während der Zeiten, während der entsprechende Adressenkanäle mit

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dem Eingang 52 des Speichers 50 verbunden sind.

Der Speicheransteuereingang 60 ist mit dem Ausgang 210 eines NOR-Tors 132 verbunden. Die Eingänge 130 und 212 des NOR-Tors 132 sind mit den Ausgängen 106 und 108 der UND-Tore 102 bzw. 104 verbunden. Der Speicher wird durch ein hohes Signal am Ausgang 210 des NOR-Tors 132 ausgesteuert oder in Betrieb gesetzt (enabled), wenn entweder eines oder beide der UND-Tore 102 und 104 ein Ausgangssignal liefern, das einen Bedienungsaufruf anzeigt.

Während der gemeinsam genutzte Speicher nach. Figur 2 viele Vorteile bietet und in einem weiten Bereich in einer Vielzahl spezieller Prozessor- und Speicherkorabinationen einsetzbar ist, die üblicherweise benutzt werden, so ist es oft vorteilhaft, gemäß der Erfindung gewisse spezielle zusätzliche Merkmale vorzusehen, die die Wirksamkeit des gemeinsam genutzten Speichers wesentlich erhöhen. Figur 3 zeigt einen gemeinsam genutzten Speicher gemäß der Erfindung, der im wesentlichen alle die Vorteile des Speichers nach Figur 2 und zusätzlich gewisse Zusatzmerkmale besitzt. In Figur 3 bezeichnen gleiche Bezugszeichen Elemente, die mit denen von Figur 2 Übereinstimmen. Es lässt sich erkennen, daß der Inverter 148 in Figur 2 durch ein NAND-Tor in Figur 3 ersetzt wurde. Das NAND-Tor 220 enthält einen ersten Eingang 222, der mit dem Ausgang 108 des UND-Tors 104 verbunden ist, und einen zweiten Eingang 224, der mit dem Eingangsanschluß 226 verbunden ist. Der Inverter 136 ist durch ein zweites NAND-Tor 228 ersetzt, der einen ersten und einen zweiten Anschluß 230 und 232 enthält. Der Eingang 230 ist mit dem Ausgang 106 des UND-Tors 102 verbunden, während der Eingang 232 mit dem Eingangsanschluß 234 verbunden ist. Die EingangeanschlUsse 226 und 224 sind mit den Zustandskanälen der Prozessoren 14 bzw. 12 verbunden. Der Betrieb des gemeinsam genutzten Speichers nach Figur 3 lässt sich durch Betrachtung der Art der Zustandsinformation verstehen, die den Eingängen 226 und 234 zugeführt wird. Es wird darauf hingewiesen, daß die folgenden Ausführungen als

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Beispiel gelten, die für einen speziellen Mikroprozessor, nämlich für einen 8080 gelten, der von Intel hergestellt ist. Andere Prozessoren liefern ähnliche Zustandsinformation, die in der Form Abweichungen besitzen kann, die jedoch vom Fachmann durch kleinere Änderungen der in Figur 3 dargestellten Schaltungsanordnung sofort verwendet werden kann . Die Zustandsinformation gibt an, in welchem von zwei Zuständen sich ein Mikroprozessor in einem speziellen Augenblick befindet. Diese Zustände werden der Einfachheit halber als "Zustand" und "aktive Zustände" bezeichnet werden. Während eines"Zustandes" wird Zustandsinformation einem Datenausgang eines Mikroprozessors zugeführt, die diejenige Operation anzeigt, die während des nachfolgenden aktiven Zustands ausgeführt wird. So werden z.B. Lese-, Schreib-, Eingabe-, Ausgabe- und Unterbrechungsoperationen während einer Zuetandsperiode angezeigt. "Zustände" und aktive Mikroprozessorzustände treten in abwechselnder Reihenfolge auf, wobei die "Zustände" typischerweise etwas kürzer als die aktiven Zustände sind, obwohl dies gemäß der Erfindung nicht gefordert wird. Das den Eingängen 226 >.ind 234 zugeführte Signal ist ein logisches Pegelsignal mit zwei. Werten oder Bedingungen, einer niederen Bedingung während, der "Zustande"-Periode und einer hohen Bedingung während der aktiven Periode.

Bei dem gemeinsam genutzten Speicher nach Figur 3 sind drei Betriebsarten durchführbar. Bei einer ersten Betriebsart besitzt ein ausgewählter Prozessor Priorität über den anderen. Dies wird dadurch verwirklicht, daß der Eingang des entsprechenden NAND-Tors 220 oder 228, das dem Prozessor der hohen Priorität ent spricht, ständig an einem hohen logischen Signal liegt. Es sei z.B. erwünscht, dem Prozessor 12 die Priorität einzuräumen. Das dem Prozessor ^Λ2 entsprechende UND-Tor und das NAND-Tor 228, und folglich der Eingang 234 werden an ein logisches Signal mit hohem Pegel gelegt, während der Eingang 226 mit dem Zustandsausgang des Prozessors 14 verbunden ist. Da der Eingang 234 ständig an einem logischen Signal mit hohem Pegel liegt, wenn immer der Eingang 230 des NAND-Tors 228 positiv ist und einen Bedienungsauiruf vom Prozessor 12 anzeigt, kann am Ausgang 236 des NAND-

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if

Tors 228 ein niederes Signal erzeugt und dem Eingang 172 des MAND-Tors 152 zugeführt werden. Der Eingang 226 ist mit dem Zustandsausgang des Prozessors 14 verbunden, und da das oben geschilderte Zustandesignal abwechselnd von einem hohen auf einen niederen Wert wechselt, ergibt sich klar, daß beim Vorhandensein eines Bedienungsaufrufes, was durch ein hohes Signal am Ausgang 106 des UND-Tors 102 angezeigt wird, der Flip-Flop-Kreis aus den NAND-Toren 166 und 178 während der nächsten Zustandsperiode des Prozessors 14 getriggert wird, die auf einen Bedienungsaufruf durch den Prozessor 12 folgt. Es wird nunmehr andererseits angenommen, daß der Prozessor 12 seit einiger Zeit Bedienung anfordert. Da das Zustandesignal vom Prozessor 12 nicht mit dem NAND-Tor 228 verbunden ist, sondern da am Eingang 232 ein ständig hohes logisches Signal anliegt, behält der Prozessor 12 die Verbindung zam Speicher 50 solange, wie ein Bedie -nungsaufruf am UND-Tor 102 vorhanden ist.

Eine zweite Betriebsart verwirklicht gleiche Priorität dadurch, daß beide Eingänge 226 und 234 an ein positives Eingangssignal gelegt sind. Diese Betriebsart entspricht derjenigen Betriebsart, die in Verbindung mit der in Figur 2 dargestellten AusfUhrungsform erläutert ist. Diese Betriebsart läßt sich als "Ausschließen bis Durchführung erfolgt ist"-Betriebsart kennzeichnen und bedient einen Prozessor so lange, wie hierfür ein Aufruf vorhanden ist.

Eine dritte und besonders bevorzugte Ausführungsform zur Fest -legung der Priorität gibt beiden Prozessoren die gleiche Priorität aber ermöglicht einen wesentlich erhöhten Wirkungsgrad des Betriebes. Bei dieser Betriebsart werden Zustandssignale den Eingängen 226 und 234 von den entsprechenden Prozessoren 14 und 12 zugeführt. Unter der Annahme, daß Bedienungsaufrufe an beiden ÜND-Toren 102 und 104 vorhanden sind, wird ein selbst^synchroner Betrieb erreicht. Die Bedienung wird Jedem Prozessor so lange nacheinander zuteil, wie die Zustandsinformation vom Prozessor eine aktive Betriebsart anzeigt. Die Bedienung wird auf den

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anderen Prozessor zur Bestimmung der aktiven Betriebsart und für einen Beginn der Zustandsbetriebsart geschaltet. In dem speziellen Fall, daß die aktive und die Zustandsbetriebsart gleiche Länge besitzen, w^.rd ein synchroner Betrieb erzielt, wobei der Speicher abwechselnd den beiden Prozessoren während im wesentlichen 100 Prozent der Zeit zu Diensten steht. Sind die Zustande- und die Aktivperioden von unterschiedlicher Länge, wobei vermutlich die Zustandsperiode kürzer ist, so ist eine bestimmte Länge an Wartezeit erforderlich. Es hat sich gezeigt, daß der erfindungsge mäße gemeinsam genutzte Speicher nahezu eine ideale Speicherbenutzung für Prozessoren desjenigen Typs ermöglicht, die abwechselnde Zustands- und Aktivperioden besitzen, die dem einzelnen Prozessor die Benutzung des Speichers während derjenigen Perioden gestatten, während der der Speicher vom anderen Prozessor nicht benötigt wird, wodurch die vor dieser Erfindung ungefähr 50 % Verlustzeit bezüglich des Speichers eliminiert wird.

Der gemeinsam genutzte Speicher nach Figur 3 enthält ein weiteres erfindungsgemäßes Merkmal, das in Verbindung mit speziellen Ausführungsformen des Speichers nützlich ist. Speicher-Leseeingänge 240 und 242 sind mit zusätzlichen Eingängen 244 und 246 der NAND-Tore 144 und 156 verbunden. Bestimmte Mikrorechnersysteme verwenden identische Adressen für spezielle Speicherplätze und außerdem für Eingabedatenplätze. Es ist erforderlich, daß ein in Verbindung mit einem derartigen Rechner benutzter Speicher Einrichtungen enthält, um zwischen Speicheradressen und Eingabeadressen zu unterscheiden. Diese Funktion wird von Speicherleseanschlüssen 240 und 242 ausgeführt. An die Eingänge 240 und 242 werden von den Prozessoren 12 bzw. 14 Signale angelegt, die anzeigen, ob die von dem Prozessor gelieferte Adresse eine Speicheradresse oder eine Eingabeadresse ist. Ein hohes logisches Signal, das an den Eingang 240 angelegt wird, gibt an, daß die vom Prozessor gelieferte Adresse eine Speicheradresse darstellt, während ein niederes Eingäbetχgnal am Eingang 240 angibt, daß eine Eingabeadresse geliefert wird. Das an den Eingang 240 angelegte Signal ist mit diesem Signal identisch, es wird jedoch vom Prozessor 14 geliefert.

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Es ist ersichtlich, daß die Hinzufügung von Speicherleseinformation die Verwendbarkeit eines erfindungsgemäßen Mikrorechnersystems dadurch erhöht, daß eine kleinere Anzahl von Adressen und folglich eine kleinere Zahl von Adressenbits erforderlich ist, um den Zugriff sowohl zum Speicher als auch zu einer Vielzahl von Eingabeeinrichtungen zu ermöglichen. Wenn z.B. ein logisches Signal mit einem hohen Wert am Speicherleseeingang vorhanden ist, und wenn ferner ein Bedienungsaufruf am UND-Tor 102 empfangen wird, der ein hohes Signal am Ausgang 106 erzeugt, das dem Eingang 142 des NAND-Tors 144 zugeführt wird, und wenn weiterhin ein niedriges Signal am Ausgang 168 des NAND-Tors angelegt wird, das vom Inverter 192 invertiert und dem Eingang 194 des NAND-Tors 144 zugeführt wird, dann wird der Drei-Zu stands-Pufferspeicher 94 durch ein niedriges Signal an seinem Eingang 198 aktiviert und verbindet den Datenausgang 56 mit dem Ausgangsanschluß 98, der mit dem Dateneingabekanal des Mikrorechnersystems verbunden ist. Der Drei-Zustands-Pufferspeicher 96 wird in ähnlicher Weise durch die gleichzeitige Existenz hoher logischer Signale an den Eingängen 246, 204 und 154 des NAND-Tors 156 erregt. Er ist ersichtlich, daß dann, wenn einer von beiden Speicherles- \ngängen 240 und 242 nieder ist, die Drei-Zustands-Pufferspe;.cher 94 und 96 nicht betätigt werden können, und daß deren Ausgänge 98 und 100 in einem Zustand hoher Impedanz verbleiben und auf diese Weise die Datenerfassung von der adressierten Eingabeeinrichtung durch den Prozessor nicht stören.

Gemäß der Erfindung kann ein gemeinsam genutzter Speicher das eine von beiden oder beide an Hand der Figur 3 dargestellten Merkmale der Erfindung aufweisen, nämlich die Zuweisung der Priorität durch Benutzung einer Zustandsinformation und die Zunahme der Adressierkapazität durch Verwendung von Speicherleseinformation. Es wird weiterhin betont, daß keines dieser Merkmale erforderlich ist, und daß keines von dem anderen abhängt.

Ein erfindungsgemäßer gemeinsam genutzter Speicher kann so ausgestaltet sein, daß er die Kapazität zur gemeinsamen Nutzung

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durch drei oder mehr Prozessoren besitzt. Figur 4 zeigt eine Ausführungsform der Erfindung, bei der drei Prozessoren an einen einzigen Speicher angeschlossen sind, wobei die Merkmale und Vorteile des gemeinsam genutzten Speichers nach Figur 3 alle erhalten bleiben. Der gemeinsam genutzte Speicher nach Figur 4 schließt sowohl die Benutzung von Zustandsinformation und außerdem die Benutzung von Speicherleseinfornaation ein, die oben in Verbindung mit dem gemeinsam genutzten Speicher nach Figur 3 beschrieben ist. In Figur 4 bezeichnen gegenüber den Figuren 2 und 3 unveränderte Bezugszeichen gleiche Elemente. Der Betrieb des gemeinsam genutzten Speichers nach Figur 4 ist im wesentlichen mit denjenigen nach Figur 3 identisch mit Ausnahme gewisser logischer Elemente, die hinzugefügt sind, um die simultane Verbindung des Speichers mit drei Prozessoren zu ermöglichen. Die Figur 4 wird daher in weniger Einzelheiten beschrieben als Figur 3, da die Arbeitsprinzipien der Ausführung nach Figur 3 gleichermaßen auf Figur 4 anwendbar sind. Die Unterschiede zwischen den Figuren 3 und 4 werden jedoch genau erläutert.

Der gemeinsam genutzte Speicher nach Figur 4, allgemein mit 300 bezeichnet, enthält zusätzliche Drei-Zustands-Pufferspeicher 302, 304, 306 und 308, die eine selektive Verbindung mit den Adressen-, Lese/Schreib-, Dateneingabe- und Datenausgabekanälen eines dritten Prozessors ermöglichen. Die Drei-Zustands-Pufferspeicher 302, 304, 306 und 308 entsprechen, und sind im wesentlichen identisch mit den vorhandenen Pufferspeichern, die selektiv den Adressen-, Lese/Schreib-, Dateneingabe- und Datenausgabekanal des ersten und des zweiten Prozessors mit dem Speicher 50 verbinden. Der gemeinsam genutzte Speicher 300 enthält ferner ein zusätzliches UND-Tor 310, um die Adressenbits hoher Ordnung des dritten Prozessors mit dem gemeinsam genutzten Speicher zu verbinden, der Speicher enthält ferner ein NAND-Tor 312 zur Verbindung des Wartekanals des dritten Prozessors, und ein NAND-Tor 314, um den Lesekanal des dritten Prozessors mit dem Speicher zu verbinden. Die NAND-Tore 320, 322 und 324 sind mit den Ausgängen der UND-Tore 102, 104 bzw. 310 verbunden, während die ODER-Tore 326, 328 und

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330 mit der. UND-Toren 116, 118 bzw. 312 verbunden sind, die Wartesignale an die drei Prozessoren liefern. Zustandssignale werden den Eingängen 340, 342 und 344 zugeführt, die an die NAND-Tore 320, 322 bzw. 324 angeschlossen sind.

Der Betrieb des gemeinsam genutzten Speichers 300 läßt sich dadurch verstehen, daß mehrere beispielshafte Betriebsbedingungen betrachtet werden. Um die folgende Erläuterung zu vereinfachen, v/f»rden die in Verbindung mit dem gemeinsam genutzten Speicher 300 benutzten Mikroprozessoren mit 1, 2 und 3 bezeichnet. Der Mikroprozessor 1 ist mit den Drei-Zustands-Pufferspeichern 62, 78, 86 und 94 verbunden. Er ist ferner mit dem UND-Tor 102, dem UND-Tor 116, dem Speicherleseeingang 240 und dem Zustandsein gang 340 verbunden. Der Mikroprozessor 2 ist mit den Drei-Zustands-Pufferspeichern 64, 80, 88 und 96 verbunden. Der Prozessor 2 ist ferner mit dem Speicherleseeingang 242, dem UND-Tor 118, dem UND-Tor 104 und dem Zustandseingang 342 verbunden. Der Prozessor 3 ist mit den Drei-Zustands-Puffem 302, 304, 306 und 308 verbunden. Er ist ferner mit dem Speicherleseeingang 346, dem UND-Tor 310, der, UND-Tor 312 und dem Zustandseingang 344 verbunden. Es wird nun angenommen, daß ein Aufruf zur Bedienung durch Anlegen eines hohen logischen Signals an die Eingänge des UND-Tors 102 angezeigt wird. Es wird ferner angenommen, daß die Prozessoren 2 und 3 keine Bedienung benötigen, und daß daher die Tore 104 und 310 niedere logische Signale an ihren Ausgängen abgeben. Hohe Signale werden dem NAND-Tor 320, dem NAND-Tor 348 und dem NAND-Tor 144 zugeführt. Der Eingang 340 liefert ein hohes Signal an das NAND-Tor 320, wenn der Rechner 1 sich in einer aktiven Betriebsart befindet, und das NAND-Tor 360 liefert ein hohes Signal an den letzten Eingang des NAND-Tors 320, wenn immer der Prozessor 1 der letzte Prozessor war, der Zugriff zum Speicher besaß. Wenn alle drei Eingänge des NAND-Tors 320 hoch liegen, wird ein niederes Ausgangssignal erzeugt, das dem NAND-Tor 350 und 352 zugeführt wird, wodurch beide Flip-Flops 362 oder 364 daran gehindert werden, gesetzt zu werden. Aus Bequemlichkeitsgründen werden die NAND-Tore 366 und 368 zusammen als Flip-Flop

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3^r>2 bezeichnet, während die NAND-Tore 370 und 372 als Flip-Flop 364 bezeichnet werden. In ähnlicher Weise enthalten die NAND-Tore 360 und 374 das Flip-Flop 376. Alle diese Flip-Flops sind identisch untereinander und werden durch ein niederes logisches Signal gesetzt, das einem ersten Eingang der Flip-Flops zugeführt wird, wobei dies beim Flip-Flop 376 der Eingang 378, beim Flip-Flop 362 der Eingang 380 und beim Flip-Flop 364 der Eingang 382 ist. Es läßt sich erkennen, daß das Anlegen einer "Null" an einen dieser Eingänge eine "Eins" an den entsprechenden Ausgängen der NAND-Tore 360, 366 und 370 erzeugt, wenn die Flip-Flops gesetzt sind, wobei ein Signal mit niedrigem Pegel den dem entsprechenden Prozessor zugeordneten Drei-Zustands-Pufferspeichern zugeführt ist. Das Flip-Flop 376 ist dem Prozessor 1, das Fli-Flop 362 dem Prozessor 2 und das Flip-Flop 364 dem Prozessor 3 zugeordnet. Jedes der Flip-Flops wird durch Anwendung eines niederen logischen Signals an den Eingang der NAND-Tore 374, oder 372 zurückgesetzt. Die Flip-Flops 376, 362 und 364 bleiben in einem der Setz- oder Rücksetz-Zustände unbestimmt lange in Abwesenheit eines zusätzlichen Signals. Die UND-Tor 384, 386 und 388 liefern das Rücksetzsignal den Flip-Flops. Die UND-Tore enthalten zwei Eingänge, und zwar jeweils einen Eingang von jedem der NAND-Tore 348, 350 und 352 mit denen das Tor nicht in einer Zuordnung steht. Das UND-Tor 384 ist dem NAND-Tor 348 zugeordnet, das UND-Tor 386 ist dem NAND-Tor 350 und das UND-Tor 388 dem NAND-Tor 352 zugeordnet. Das UND-Tor 384 besitzt daher z.B. einen ersten Eingang vom NAND-Tor 352 und einen zweiten Eingang vom NAND-Tor 350. Wenn einer von diesen Eingängen null ist, wird eine Null am Ausgang des UND-Tors 384 erzeugt, wo durch das Flip-Flop 376 daran gehindert wird, gesetzt zu werden. Wenn immer daher einer der Prozessoren 2 oder 3 Zugriff zum Speicher 50 besitzt, kann der Prozessor 1 keinen Zugriff erlangen und den gesetzten Zugriff unterbrechen. Die UND-Tore 386 und 388 sind in ähnlicher Weise geschaltet. Die Fähigkeit des gemeinsam genutzten Speichers nach Figur 4, die Unterbrechung eines Vorganges zwischen einem Prozessor und dem Speicher zu verhindern, verhindert die vorzeitige Unterbrechung eines Vorganges

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mit dem Speicher.

Der Speicher 300 enthält eine Anordnung, um zu bestimmen, welcher von zwei Speicheranrufen durchgeführt werden wird. Es wird z.B. der Fall betrachtet, daß Bedienungsanforderungen oder -aufrufe von den Prozessoren 1 und 2 empfangen werden, daß daher also logische Signale mit hohen Werten an den Ausgängen der UND-Tore 102 bzw. 104 empfangen werden. Es wird weiter angenommen, daß der Prozessor 2 zuletzt Zugriff zum Speicher 50 hatte, und daß das Fljf-Flop 362 daher gesetzt ist und ein niederes Ausgangs signal am Ausgang des NAND-Tors 368 und ein hohes Ausgangssignal am Ausgang des NAND-Tors 366 erzeugt. Es wird ferner angenommen, daß die Flip-Flops 376 und 364 zurückgesetzt sind und niedere Signale an den Ausgängen der UND-Tore 360 und 370 erzeugen. Diese niederen Signale werden den NAND-Toren 320 bzw. 324 zugeführt, die hohe Signale an deren Ausgängen abgeben, wobei diese hohen Signa?.e dem NAND-Tor 350 zugeführt werden. Da die Bedienungsaufrufe von den Prozessoren 1 und 2 empfangen werden, wodurch hohe Signale an den Ausgängen der UND-Tore 102 und 104 geliefert werden, sind die Ausgänge der NAND-Tore 320 bzw. 322 bzw. 324 hoch bzw. nieder bzw. hoch, wobei angenommen wird, daß die den Eingängen 340, 342 und 344 zugeführten Zustandesignale alle hoch sind. Das NAND-Tor 322 liefert niedere Signale an die NAND-Tore 348,352 und hindert daran die Flip-Flops 376 und 364, gesetzt zu werden, so daß lediglich das Flip-Flop 362 gesetzt werden kann. Wie angegeben, sind alle Eingänge des NAND-Tors 350 hoch, wodurch ein niederes Ausgangssignal an diesem Tor erzeugt wird, welches das Flip-Flop 362 setzt und den Prozessor 2 mit dem Speicher 50 verbindet .

Die 'Zustandseingangssignale, die den Eingängen 340, 342 und 344 zugeführt werden, werden nur wichtig, wenn gleichzeitig Bedienungsaufrufe von zwei oder mehr Prozessoren vorhanden sind. In diesem Fall wird einem Prozessor nur so lange Zugriff zum Speicher gewährt, wie dessen Zustandsinformation einen Aktivbetrieb anzeigt, der Zugriff wird entfernt und dem anderen Prozessor übergeben, wenn ein "Zustands"-Betrieb durch den ersten

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Prozessor angezeigt wird.

Der Betrieb der HAHD-Tore 144, 156 und 314 entspricht la wesentlichen demjenigen entsprechender Tore in Figur 2 und 3· Jedes der Tore liefert ein niederes logisches Signal an seines Ausgang während der Koinzidenz von : einea Speicherleseslgnal, das den Eingängen 240, 242 und 346 zugeführt ist; einea Bedienungsaufruf, der Ton den UHD-Toren 102, 104 und 310 geliefert 1st und einer "Setz'-Bedingung der Flip-Flops 376, 362 und 364· Der Betrieb eines von Mehreren Prozessoren geaelnsaa genutzten Speichers, bei dea ein Speicherlesesignal vewendet wird, wurde schon erläutert. Das NOR-Tor 390 liefert ein ■Speicheransteuersignal nit niedere« Wert, wenn irgendein UHD-Tor 102, 104 oder 310 einen Bedienungsaufruf durch Vorhandensein eines hohen logischen Signals an deren Ausgängen anzeigt.

Die ODER-Tore 326, 328 und 330 liefern Signale an die HAMD-Tore 116 bzw. 118 bzw. 312, wenn irgendeines der Flip-Flops 376, 352 und 364 gesetzt ist. So liefert z.B. das ODER Jr 326 ein hohes Signal an das HAMD-Tor 116, wenn eines der beiden Flip-Flops 362 oder 364 gesetzt 1st. Ähnlich liefert das ODER-Tor 328 ein hohes Signal an das HAMD-Tor 116, wenn eines der Flip-Flops 376 oder 364 gesetzt 1st. Ferner liefert das ODER-Tor 330 ein hohes Signal an das MAMD-Tor 312, wenn eines der Flip-Flops 376 oder 362 gesetzt 1st. Die Koinzidenz eines hohen Signals von eines der ODER-Tore 326, 328 und 330 alt einea Bedienungsaufruf, der durch ein hohes Signal von den UHD-Toren 102, 104 oder 310 angezeigt wird, erzeugt ein Yartesignal aa Ausgang eines oder aehrerer HAMD-Tore 116, 118 und 312 und zeigt dea betreffenden Prozessor an, daß einer der anderen Prozessoren »^gmnhi * t<ki λ rfi den Speicher benutzt, und daB daher der anrufende Prozessor warten auB, obwohl die Bedienung angerufen wurde.

Unter bestiaaten Bedingungen können von zwei Prozessoren gleichzeitig Bedienungsanforderungen empfangen werden, wobei keiner der beiden Prozessoren derjenige Prozessor war, der zuletzt

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Zugriff zum Speicher 50 besaß. Obwohl der Speicher 300 einen der anfordernden Prozessoren auf einer mehr oder weniger zufälligen Basis bedient, kann es wünschenswert sein, einen Zugriff mit Priorität vorzusehen. Gemäß der Erfindung kann es daher wünschenswert sein, Kapazitäten vorzusehen, die von den Ausgängen der NAND-Tore 348, 350 und 352 nach Masse geschaltet sind. Diese Kondensatoren liefern eine bestimmte Verzögerung in der Antwort der NAND-Tore 348, 350 und 352 entsprechend der Größe des Kondensators. Gemäß der Erfindung ist das demjenigen Mikroprozessor zugeordnete NAND-Tor, der die höchste Priorität besitzen soll, mit dem kleinsten oder gar keinem Kondensator versehen, während das dem Prozessor mit zweiter Priorität zugeordnete NAND-Tor mit einem etwas größeren Kondensator ver -sehen ist, und während das dem letzten Prozessor zugeordnete NAND-Tor mit dem größten Kondensator versehen ist.

An Hand der Figur 4 läßt sich die Art der Antwort des gemeinsam genutzten Speichers 300 auf eine Vielzahl von Bedienungsanforderungsbedingungen leicht erkennen. Es wird daher nicht als erforderlich angesehen, spezielle Betriebsbedingungen in weiteren Einzelheiten zu beschreiben. Die Bezugnahme auf die Figuren 2 bis 4 und die entsprechenden Beschreibungsteile ermöglichen es dem Fachmann, einen erfindungsgemäßen Speicher so zu erweitern, daß er auch von einer größeren Anzahl von Prozessoren als in irgendeinem der geschilderten Beispiele angegeben benutzbar ist.

Der erfindungsgemäße gemeinsam genutzte Speicher besitzt viele Vorteile gegenüber bekannten Speichern. Der Betrieb eines erfindungsgemäßen gemeinsam genutzten Speichers ist unter Verwendung lediglich der Kanal-Verbindungsstrukturen mehrerer Mikrorechner möglich, ohne daß weitere Verbindungen oder die Steuerung des einen Mikrorechners durch den anderen erforderlich wären. Ein erfindungsgemäßer gemeinsam genutzter Speicher besitzt einen höheren Wirkungsgrad, eine höhere Betriebsgeschwindigkeit und Zuverlässigkeit, ohne daß die Notwendigkeit besteht,

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irgendeinen der Mikroprozessoren, ait dem der Speicher in Zuordnung steht, zu modifizieren.

Viele der innerhalb der Beschreibung dieser Erfindung genannten Merkmale stellen hervorragende! Lösungen für eine Reihe von Problemen dar. Wie z.B. angegeben wurde, kann ein gemeinsam genutzter Speicher nach der Erfindung verschiedenen Prozessoren als verschiedene Adressenplätze erscheinen. Ferner sind Mittel angegeben, die in einem einfachen und geradlinigen Weg ein Verfahren zur Herstellung der Priorität zwischen zwei oder mehreren Prozessoren ermöglichen. Der synchronisierte Betrieb durch Benutzung von Zustandsinformation, die durch zwei oder mehr mit einem erfindungsgemäßen, gemeinsam genutzten Speicher verbundenen Prozessoren geliefert wird, stellt ein weiteres Merkmal der Erfindung dar. Die Anwendungsmöglichkeiten des gemeinsam genutzten erfindungsgemäßen Speichers werden lediglich durch die Erfordernisse des Benutzers begrenzt. So kann z.B. in einem einfachen Zweiprozessorensystem ein erster Prozessor zur Durchführung arithmetischer Datenoperationen benutzt werden, während ein zweiter Prozessor, der mit demselben gemeinsam genutzten Speicher wie der erste Prozessor verbunden ist, verwendet werden kann, um die Daten zur Ausgabe in einer verwendbaren Form zu formatieren. Dies bringt den Vorteil mit sich, daß der erste Prozessor im wesentlichen Realzeit-Ausgabedaten von einer Vielzahl von Eingaben liefert, während der zweite Prozessor die Formatierung der Ausgabe durchführt. In ähnlicher Weise lassen sich Daten zwischen Prozessoren auf wirkungsvollere Weise transferieren als dies bisher möglich war. Der die Daten enthaltende Prozessor kann zum Speicher übertragen, wenn die Daten verfügbar sind und muß nicht warten, bis ein anderer Prozessor bereit ist, die Daten zu empfangen. In ähnlicher Weise kann der empfangende Prozessor die Daten vom Speicher zu beliebiger Zeit auslesen, nachdem die Daten übertragen wurden und muß nicht irgendeine darin ablaufende Operation unterbrechen wegen des Bedürfnisses, zwei Prozessoren für die übertragung gleichzeitig zur Verfügung zu haben.

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KrflndungsgeBüee gemeinsam genutzte Speicher können in einer Vielzahl τοη Möglichkeiten benutzt werden, üb Mehrprozessoren-Systeme zu Terwirkllchen. Wie z.B. geschildert wurde, k< ■ehrere Prozessoren alt eines einzigen Speicher verbunden den, oder es können alternativ Speicher und Prozessoren in einer kettenartigen Struktur zijuw—i ι geschaltet werden, wobei ein einziger Prozessor alt zwei Speichern verbunden 1st, und wobei jeder Speicher an zwei Prozessoren angeschlossen ist, wobei die Verbindungen zwischen Prozessoren und Speichern der 5a Figur 1 dargestellten Art sind, wobei z.B. der Prozessor 14 mit einem zweiten gemeinsam genutzten Speicher verbur^n 1st, der wiederum In der geschilderten Art und Welse mit einem anderen Prozessor verbunden 1st.

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Claims

Patentansprüche

1. Mikrorechnersystem mit mindestens zwei Im wesentlichen

unabhängigen Prozessoren,

dadurch gekennzeichnet, daß ein gemeinsam genutzter Speicher (40; 30), und mit dem Speicher (40; 50) und mit Jedem der unabhängigen Prozessoren (12, 14) verbundene Einrichtungen vorgesehen sind, die den Speicher (40; 50) selektiv mit den Prozessoren (12, 14) in Abhängigkeit von einem Bedienungsaufruf von den Prozessoren (12, 14) verbinden, wobei der Speicher (40; 50) mit den Bedienung anfordernden Prozessoren (12, 14) verbunden wird, wenn lediglich ein Bedienungsaufruf empfangen wird, und mit dem zuletzt Bedie -nung erhaltenden Prozessor verbunden wird, wenn zwei oder mehr Bedienungsaufrufe empfangen werden.

2. Mikrorechnersystem nach Anspruch 1,

dadurch gekennzeichnet, daß ein erster Prozessor (12) einen Adressenkanal (18),

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ÖW6tNAL INSPECTED

einen Dateneingabekanal (22) und einen Datenausgabekanal (20) enthält, daß ein zweiter Prozessor (14) einen Adressenkanal (18·), einen Dateneingabekanal (22·) und einen Datenausgabekanal (20*) enthält, daß der gemeinsam genutzte Speicher (40; 50) einen Adressenkanal, einen Dateneingabekanal und einen Datenausgabekanal enthält, und daß die Einrichtungen (30, 34, 36; 62 bis 212) mit dem Adressenkanal (18), dem Dateneingabekanal (22) und dem Datenausgabekanal (20) des ersten Prozessors (12), dem Adressenkanal (18*), dem Dateneingabekanal (22*) und dem Datenausgabekanal (20·) des zweiten Prozessors (14) und dem Adressenkanal, dem Dateneingabekanal und dem Datenausgabekanal des gemeinsam genutzten Speichers (40; 5o) verbunden sind, um den Kanal des Speichers (40; 50) selektiv mit dn Kanälen des ersten und des zweiten Prozessors (12, 14) in Abhängigkeit von ausgewählten Signalen zu verbinden, die auf den Adressenkanälen (18, 18·) des ersten und des zweiten Prozessors (12, 14) auftreten.

3. Mehrprozessoren-Mikrorechner nach Anspruch 2, dadurcl gekennzeichnet, daß die Einrichtungen(30, 34, 36; 62 bis 212, Figur 2; 62 bis 246, Figur 3; 62 bis 398, Figur 4) zur selektiven Verbindung der Speicherkanäle mit den Prozessorkanälen Einrichtungen enthaltendem die Speicherkanäle mit den Kanälen desjenigen Prozessors (12, 14) in Abhängigkeit von ausgewählten Signalen zu verbinden, der zuletzt mit den Kanälen des Speichers (40; 50) verbunden war, wenn die ausgewählten Signale auf beiden Adressenkanälen (18, 18') des ersten und des zweiten Prozessors (12, 14) vorhanden sind.

4. Mikrorechnersystem nach Anspruch 1, mit mehreren im wesentlichen unabhängigen Mikroprozessoren, dadurch gekennzeichnet, daß kanalstruktirierte Eingabe-Eingänge (54) und Ausgabeanschlüsse (56) vorgesehen sind, daß mehrere gemeinsam

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genutzte Speicher (AO; 50) vorgesehen sind, wobei Jeder der gemeinsam genutzten Speicher (40; 50) allein mit den Kanälen der beiden Prozessoren (12, 14) verbunden ist, daß die Speicher Speichereinrichtungen und Steuereinrichtungen enthalten, daß die Steuereinrichtungen selektiv die Speichereinrichtungen mit der einen oder der anderen der mit den gemeinsam genutzten Speichern verbundenen Kanalanordnungen allein in Abhängigkeit von Signalen verbinden, die auf den Kanalanordnungen erscheinen.

5. Mikrorechnersystem nach Anspruch 2, dadurch gekennzeichnet, daß der gemeinsam genutzte Speicher (40; 50) einen ersten Prozessor (12) mit Eingabe- und Ausgabekanälen enthält, die einen Adressenkanal (18), einen Dateneingabekanal (22), einen Datenausgabekanal (20), einen Vartekana^ (26) und einen Lese/Schreibkanal (24) enthalten, daß ein zweiter Prozessor (14) Eingabe- und Ausgab* Kanäle enthält, die einen Adressenkanal (18·)» einen Dateneingabekanal (22*)» einen Datenausgabekanal (20·), einen Wartekanal (26*) und einen Lese/Schreibkanal (24*) enthalten, daß der Speicher (40;50) einen Adresseneingang (52), einen Dateneingabeeingang (54) und einen Lese/Schreibeingang (58) enthält, und daß die Einrichtungen (30, 34, 36; 62 bis 212, Figur 2; 62 bis 246, Figur 3) nur durch den Speicher (40; 50) zu einem Zeitpunkt mit dem ersten oder dem zweiten Prozessor (12, 14) in Abhängigkeit von Signalen verbunden werden, die auf den Kanälen vorhanden sind.

6. Mehrprozessoren-Rechnersystem nach Anspruch 5, dadurch gekennzeichnet, daß der Speicher (40; 50) einen Direktzugriffsspeicher (random access memory) enthält.

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7* Mehrprozessoren-Rechnersystem nach Anspruch 6,

dadurch gekennzeichnet, daß Drei-Zustands-Pufferspeicher mit den Kanälen des ersten und des zweiten Prozessors (12, 14) und den Eingängen und Anschlüssen des Speichers (40; 50) verbunden sind.

8. Mehrprozessoren-Rechnersystem nach Anspruch 7, dadurch gekennzeichnet, daß Einrichtungen mit den Adressenkanälen (18, 18') des ersten und des zweiten Prozessors (12, 14) verbunden sind, um die den Adressen des Direktzugriffspeichere (40; 50) entsprechenden Adressen zu erkennen, und um den Speicher (40; 50) mit dem ersten oder dem zweiten Prozessor (12, 14) zu verbinden, wenn eine einer Adresse im Direktzugriffspeicher (40; 50) entsprechende Adresse festgestellt wird.

9. Mikrorechnersystem nach Anspruch 8, dadurch gekennzeichnet, daß Einrichtungen vorgesehen sind, die den Speicher (40; 50) mit dem zuletzt mit dem Speicher (40; 50) verbundenen Prozessor (12, 14) verbinden, wenn eine einer Adresse des Speichers (40; 50) entsprechende Adresse auf jedem der Adressenkanäle (18, 18') des ersten und des zweiten Prozessors (12, 14) gleichzeitig festgestellt wird.

10. Mikrorechnersystem nach Anspruch 9, dadurch gekennzeichnet, daß Flip-Flop-Kreise vorgesehen sind, die durch Speicheradressen des Speichers entsprechende Adressensignale gesetzt werden, wobei die Adressensignale auf dem Adressenkanal (18) des ersten Prozessors (12) erscheinen, daß die Flip-Flop-Kreise durch den Speicheradressen im Speicher entsprechende Adressensignale zurückgesetzt werden, die auf dem Adressenkanal (18*) des zweiten Prozessors

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erscheinen, daß Einrichtungen vorgesehen sind, die den Flip-Flop-Kreis daran hindern, gesetzt oder zurückgesetzt zu werden, wenn Signale auf beiden Adressenkanälen (18, 18·) des ersten und des zweiten Prozessors (12, 14) auftreten, die Speicheradressen im Speicher entsprechen.

11. Mikrorechnersystem nach Anspruch 10, dadurch gekennzeichnet, daß ein erster Zustandskanal mit dem ersten Prozessor (12), und ein zweiter Zustandskanal mit dem zweiten Prozessor (14) verbunden ist, daß die ersten und die zweiten Zustandskanäle erste bzw. zweite Zustandssignale führen, daß die ersten und die zweiten Zustandssignale angeben, ob beide der ersten und zweiten Prozessoren (12, 14) in einer Zustandsbetriebsart oder einer aktiven Betriebsart arbeiten, und daß Einrichtungen mit den ersten und zweiten ZuStandskanälen verbunden sind, die es den Flip-Flop-Kreisen ermöglichen, durch einen der beiden Prozessoren (12, 14) gesetzt oder zurückgesetzt zu werden, wenn der andere der beiden Prozessoren (12, 14) in der Zustandsbetriebsart verweilt.

12. Gemeinsam genutzter Speicher zur Verbindung mit einem ersten und einem zweiten Mikroprozessor, gekennzeichnet durch Speichereinrichtungen,

steuerbare Einrichtungen, um wahlweise die Speichereinrichtungen mit einer der Kanalstrukturen des ersten und des zweiten Prozessors (12, 14) ,u verbinden, wobei beide Kanalstrukturen nicht gleichzeitig mit den Speichereinrichtungen verbunden werden, Hit den Kanalstrukturen des ersten und des zweiten Prozessors verbundene Einrichtungen zur Feststellung logischer Signale in den Kanalstrukturen und zur Steuerung der steuerbaren Einrich -tungen, um den Speicher mit einem oder dem anderen der Prozessoren (12, 14), aber nicht beide, allein in

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Abhängigkeit von Signale? auf den Kanal strukturen zu verbinden.

13. Speicher nach Anspruch 12, dadurch gekennzeichnet, daß der Speicher (40; 5O)jedem der Prozessoren (12, 14) als ein Speicher erscheint, der unterschiedliche Speicheradressen für jeden der Prozessoren enthält.

14. Speicher nach Anspruch 12, dadurch gekennzeichnet, daß die Speichereinrichtungen (40; 50) einen Direktzugriffsspeicher (random access memory) enthält.

15· Speicher nach Anspruch 14,

dadurch gekennzeichnet, daß Einrichtungen vorgesehen sind, die den Zugriff zu den Speichereinrichtungen (40; 50) mit Prioritäten ausstatten, um einem ausgewählten Prozessor der beiden Prozessoren (12, 14) Zugriff zum Speicher (40; 50) mit einer Prioritätsbasis bezüglich des anderen der beiden Prozessoren zu ermöglichen.

16. Speicher nach Anspruch 14, dadurch gekennzeichnet, daß die Einrichtungen zum selektiven Verbinden der Speichereinrichtungen (40; 50) mit der ersten und der zweiten Kanalanordnung Drei-Zustands-Pufferspeicher enthalten.

17. Speicher nach Anspruch 12, dadurch gekennzeichnet, daß auf Zustandesignale vom ersten und zweiten Prozessor ansprechende Einrichtungen vorgesehen sind, die einen synchronisierten Zugriff zum Speicher (40; 50) herstellen.

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