DE2717503C2 - Mehrprozessor-Mikrorechnersystem - Google Patents

Description

Die Erfindung betrifft ein Mehrprozessor-Mikrorechnersystem nach dem Oberbegriff des Patentanspruchs 1.

Mikrorechner werden bei einer großen Vielzahl von Anwendungsgebieten zunehmend wichtig. Da die Wirtschaftlichkeit bei der Herstellung der Mikroprozessoren und Mikrorechner zunimmt und die Herstellungskosten sich reduzieren, werden sie in mehr und mehr Anwendungsgebieten eingesetzt Es kann oftmals erwünscht sein, in Verbindung mit einem einzigen Speicher oder einem Teil des Speichers mehr als eine Prozessoreinheit zu verwenden. Dies kann wünschenswert sein, um die von hinein Mikrorechner durchgeführten Funktionen auf zwei oder mehr Prozessoren zu verteilen, um die Kapazität des Mikrorechners zu erhöhen. Ein weiterer Vorteil eines Mehrprozessorsystems besteht darin, daß geringere Kosten dadurch erzielbar sind, daß ein komplexes System mit zwei oder mehreren relativ billigen Prozessoren in? Gegensatz zu einem komplizierteren und folglich teureren Prozessor verwirklicht wird. Ein weiterer erzielbarer Vorteil besteht darin, daß sich ein System ausbilden iäßt, bei dem im Falle der Störung eines einzelnen Prozessors ein zweiter Prozessor die Funktionen des gestörten Prozessors ausführt, so daß auf diese Weise ein bei Einzelprozessorsystemen nicht vorhandener Grad an Redundanz vorhanden ist Ein weiterer Vorteil eines Mehrprozessor-Mikrorechnersystems besteht darin, daß der Informationsaustausch zwischen zwei oder mehreren Prozessoren über einen gemeinsam genutzten Speicher erfolgen kann, zu deai jeder Prozessor direkten Zugriff besitzt. Ein derartiges System besitzt die Kapazität zur gemeinsamen Nutzung nicht nur von Daten, sondern auch von Programminformation, und besitzt den weiteren Vorteil, daß es einem Prozessor ermöglicht ist, die Programmierung eines anderen Prozessors durch Veränderung der in einem einzigen Speicher gespeicherten Befehle durchzuführen.

Viele augenblicklich in Verwendung befindliche Mikroprozessoren sind entsprechend einer Sammelkanal-Verbindungsstruktur organisiert, die für den Informationsaustausch zwischen dem Mikroprozessor und anderen Komponenten des Mikrorechnersystems, wie z. B. dem Speicher und Eingabe-ZAusgabeeinrichtungen vorgesehen ist. Eine Sammelkanal-Verbindungsstruktur ermöglicht eine rasche Veränderung des Mikrorechnersystems durch Substitution von Komponenten, ohne daß eine physikalische Änderung des Hardware-Grundsystems erforderlich wäre. Es ist daher wünschenswert, daß ein gemeinsam genutzter Speicher zur Verwendung

in Verbindung mit einem Mehrprozessor-Mikrorechnersystem mit einer Sammelkanal-Verbindungsstruktur kompatibel ist

Mikroprozessoren, die in Verbindung mit einem gemeinsam genutzten Speicher betrieben werden, arbeiten oft in einer Betriebsart, bei der der zugeordnete Speicher lediglich für einen Teil der Zeit aktiv verwendet wird, wobei dies typischerweise in Übereinstimmung mit einem Taktsignal erfolgt, und wobei die tatsächliche Verbindung zum Speicher nur während einer bestimmten Phase des Taktsignals erforderlich ist

Ein Merkmal gewisser gemeinsam genutzter Speicher besteht darin, daß sie auf Bedienungsaufrufe von einem Mikroprozessor schreller antworten können als es dem Prozessor möglich ist, die Bedienung zu verwen- is den. So können z. B. in einen Speicher Daten schneller eingeschrieben bzw. von einem Speicher schneller ausgelesen werden als bestimmte Mikroprozessoren in der Lage sind, die Lese- oder Schreiboperationen durchzuführen. Es besteht somit ein allgemeines Bedürfnis, den Wirkungsgrad der gemeinsamen Nutzung eines einzigen Speichers durch zwei oder noch mehr Prozessoren zu erhöhen. Dadurch soll vor allem die Zeil, während der der Speicher nicht aktiv ist, vermindert werden.

Aus der Zeitschrift »IBM-Nachrichten«, Februar 1969, Seiten 549 bis 564 (insbesondere Seite 551, letzter Absatz und Seite 552, erster Absatz) ist es bekannt, bei der Zusammenarbeit zweier Prozessoren mit einem gemeinsamen Hauptspeicher eine die Speicherbenutzung regelnde Zusatzeinrichtung vorzusehen. Diese Zusatzeinrichtung regelt dort den Zugriff zu einem Hauptspeichermodul für den Fall, daß gleichzeitig von beiden Prozessoren konkurrierende Hauptspeicher-Zugriffsanforderungen für denselben Modul anstehen. Tritt dieser Fall kontinuierlich auf, so werden beide Prozessoren abwechselnd bedient. Eine dieser Prioritätsregel entsprechende Methode ist auch aus der Druckschrift »IEEE Transaction on Computers«, September 1975, Seiten 931 und 932, bekannt, wonach bei ständiger gleichzeitiger Anforderung des Zugriffs zu einer gemeinsamen Funktionseinheit durch zwei konkurrierende Einheiten der Zugriff abwechselnd gewährt wird.

Ausgehend von einem Mehrprozessor-Mikrorechnersystem nach dem Oberbegriff des Patentanspruchs 1 liegt der Erfindung die Aufgabe zugrunde, bei einer von beiden Prozessoren im wesentlichen gleichzeitig vorgenommenen oder eingeleiteten Speicherzugriffsanforderung für eine automatische Prioritätszuweisung in einer solchen Weise zu sorgen, daß die bestehende Zugriffskonfliktsituation einfach und schnell gelöst wird.

Diese Aufgabe wird durch die Merkmale im Kennzeichen des Patentanspruchs 1 gelöst. Im Gegensatz zu der beim oben diskutierten Stand der Technik angewendeten Prioritätsregel einer abwechselnden Arbeitsfolge der beiden Prozessoien wird gemäß der beanspruchten Lösung vorgeschlagen, demjenigen der beiden anfordernden Prozessoren den Speicherzugriff zu erteilen, welcher zuletzt Zugriff zum Speicher hatte. Zu diesem Zweck enthält die Steuerschaltung Schaltglieder, in denen der für den zuletzt vorgenommenen Speicherzugriff erforderliche elektrische Schaltzustand auch nach Beendigung des eigentlichen Speicherzugriffs beibehalten wird.

Die Erfindung bietet den Vorteil einer hohen Arbeitsgeschwindigkeit. Anstelle einer langwierigen Umschal- lung zu dem zuvor nicht bedienten Prozessor werden in einfacher und schneller W vi>e die bereits bestehenden Schaltzustände und Verbindungen zum Speicherzugriff desjenigen Prozessors neu belebt, der zuvor den Zugriff hatte. Es enthält auch der Eintritt in ein Programm zur Oberprüfung einer Prioritätsvergabe. Gleichermaßen entfällt die Überprüfung anderer zusätzlicher Daten zur Festlegung der Priorität Neben den üblichen Kanalverbindungsstrukturen sind auch keine zusätzlichen Verbindungen zwischen den Prozessoren oder eine Steuerung des einen Prozessors durch den anderen erforderlich. Der unkompliziert und schnell auszuführende Speicherzugriff schlägt sich in einer höheren Arbeitsgeschwindigkeit des Mehrprozessor-Mikrorechnersystems nieder, die für viele Anwendungen von großer Bedeutung ist Gleichzeitig wird die gemeinsame Nutzungszeit des Speichers erhöht

Bevorzugte Weiterbildungen und zweckmäßige Ausgestaltungen der Erfindung sind in Unteransprüchen gekennzeichnet

Gemäß einer dieser Weiterbildungen erscheint den beiden Prozessoren die gesamte Kapazität des gemeinsam genutzten Speichers jeweils als ein unterschiedlicher Speicherbereich. Wird z. B. angei««mmen, daß beide Prozessoren die Kapazität besitzen, 64 G30 Speicheradressen zu adressieren, und daß der gemeinsam genutzte Speicher einen Umfang von 8000 Adressen besitzt, dann können die 8000 gemeinsam genutzten Adressen dem einen Prozessor als Adressen 0 bis 7999 und dem anderen Prozessor als Adressen 8000 bis 15 999 erscheinen. Sofern erwünscht kann natürlich der gemeinsam genutzte Speicher für beide Prozessoren dieselben Adressen enthalten.

Im folgenden werden Ausführungsbeispiele der Erfindung an Hand der Zeichnung näher erläutert In den Figuren zeigt

F i g. 1 ein Blockschaltbild eines erfindungsgemäßen Mehrprozessor-Mikrorechneis, bei dem der Speicher von zwei oder mehr Prozessoren gemeinsam genutzt ist,

F i g. 2 einen Schaltplan eines gemeinsam genutzten Prozessors zur Benutzung mit zwei Prozessoren gemäß einer bevorzugten Ausführungsform der Erfindung,

Fig.3 einen weiteren Schaltplan eines gemeinsam genutzten Speichers gemäß der Erfindung,

F i g. 4 einen Schaltplan eines erfindungsgemäßen gemeinsam genutzten Speichers zur Verwendung mit mehr als zwei Mikroprozessoren.

Ein Mikrorechner mit zwei Prozessorer, ist in Form eines Blockschaltbildes in F i g. 1 dargestellt und enthält einen gemeinsam genutzten Speicher. Der Rechner ist allgemein mit dem Bezugszeichen 10 bezeichnet und enthält einen ersten Prozessor 12 und einen zweiten Prozessor 14. Es sei darauf hingewiesen, daß die Erfindung zwar in Verbindung mit F i g. 1 an Hand eines zwei Prozessoren enthaltenden Mehrprozessor-Mikrorechners erläutert wird, daß es jedoch für den Fachmann ohne weiteres möglich ist, zwei, drei oder mehr Prozessoren gemäß den Angaben der Erfindung mit einein einzigen gemeinsam genutzten Speicher zu verbinden. Mit dem Prozessor 12 ist eine erste Sammelkanalanordnung 16 verbunden, die einen Adressen-Sammelkanal 18, einen Datenausgf be-Sammelkanal 20, einen Dateneingabe-Sammelkanal 22, einen Lese-ZSchreibsteuerkanal 24 und einen Wärtekänal 26 aufweist. Obwohl der Lese-Schreibsteuerkanal und der Wartekana' als einzelne Leitung dargestellt sind und die Adressen- und Datenkanäle als drei Leitungen dargestellt sind, kann der genaue Aufbau der Kanäle je nach der Art und der <\nzahl der längs der Kanäle zu übertragenden Signale verändert sein. So ist es z. B. oftmals angenehm, parallele Adressendateneingänge und -Ausgänge mit bis zu

16 Bits vorzusehen. Es sei bemerkt, daß der Adressenkanal eine ausreichende Anzahl verschiedener elektrischer Verbindungen enthält, um die erforderliche Anzahl an Bits zu liefern. In ähnlicher Weise können die Datenausgabe- und Dateneingabe-Kanäle je 8 Bits von Parallelinformation enthalten, es sind daher acht Leiterkanäle für den Dateneingabe- und Datenausgabekanal erforderlich. Beim Lese/Schreib- und beim Wartekanal kann jeweils nur eine elektrische Referenzleitung nach Masse, oder es können alternativ zwei oder mehr Leiter vorgesehen sein, sofern dies erwünscht ist. Die spezielle Form der verschiedenen Sammelleiter hängt von der Organisation des Prozessors und der zugeordneten Hilfseinrichtungen ab, die gemäß der Erfindung verwendet werden. Obwohl nicht dargestellt, lassen sich zusätzliche Kanäle gemäß den einzelnen Ausführungsformen dieser Erfindung vorsehen. So sollen z. B„ obwohl nicht dargestellt. Leistungsversorgungskanäle in dem Mikrorechnersystem 10 der F i g. 1 enthalten sein.

Eine zweite Gruppe von Kanälen, die im wesentlichen mit den Kanälen 18 bis 26 identisch ist, ist mit dem zweiten Prozessor 14 verbunden. Diese Kanäle 18', 20', 22', 24' und 26' entsprechen den im Prozessor 12 zugeordneten Kanälen 18 bis 26. Beide Prozessoren 12 und 14 und die zugehörige Kanalanordnung ist mit bestimmten peripheren Komponenten versehen. Der Prozessor 12 ist über die Kanalanordnung 16 mit der Eingabe-/Ausgabeeinrichtung 30 und dem lokalen Speicher 32 verbunden. Der Prozessor 14 und die zugehörige Kanalanordnung 16 ist mit der Eingabe-/Ausgabeeinrichtung 34, der Eingabe-/Ausgabeanordnung 36 und dem lokalen Speicher 38 verbunden. Die Verbindungen zwischen den Prozessoren und den angegebenen zugeordneten Einrichtungen sind herkömmlicher Art und werden daher nicht in großer Breite beschrieben. Die Adressenkanäle 18 und 18' werden von den Prozessoren 12 und 14 mit Adresseninformation versorgt, die jeder Einrichtung zugeführt wird, die an die Kanalanordnung angeschlossen ist Die in einem beliebigen Zeitpunkt auf einem Adressenkanal vorhandene Adresse entspricht einer speziellen Adresse in einer speziellen Einrichtung, wobei Zugriff zu dieser Einrichtung und zu einem speziellen Platz in dieser Einrichtung gewonnen wird, dem bzw. der die Adresse entspricht. Zum Beispiel möge eine spezielle 16-Bitadresse irgendeinem Speicherplatz irn Speicher entsprechen. Wenn diese spezielle Bit-Kombination auf der Adressenleitung erscheint, ist dieser Speicherplatz für den Prozessor verfügbar. Die Kanäle 20 und 22 stellen zusammen mit den entsprechenden Kanälen 20' und 22' Dateneingabe- und Datenausgabekanäle dar. Diese Kanäle stellen Pfade zwischen Einrichtungen für Daten dar, die von einer Einrichtung zu einer anderen übertragen werden sollen. Die Dateneingabe- und -Ausgabekanäle führen die aktuellen Daten zwischen den Einrichtungen. So lassen sich z. B. Daten in dem Speicher einschreiben bzw. aus dem Speicher auslesen, indem eine Speicheradresse auf dem Adressenkanal und Daten vom Prozessor auf denjenigen Datenausgabekanal vorhanden sind, von dem die Daten durch die adressierte Einrichtung empfangen werden. Es sei bemerkt, daß es erforderlich sein kann, dem Speicher weitere Signale zuzuführen, so z. B. Signale von dem Typ, der auf den LeseVSchreibkanälen 24 und 24' geführt wird, bevor Daten in den Speicher oder eine andere Einrichtung eingegeben bzw. entnommen werden können.

Wartekanäle 26 und 26' liefern Signale vom Einrichtungsaufrufdienst, wenn die Einrichtung, deren Dienst aufgerufen ist. einen Aufruf nicht erfüllen kann. Wenn

z. B. Daten von einem Prozessor einer Eingabe-/Ausgabeeinrichtung zugeführt werden, so ist oftmals der Prozessor in der Lage, die Daten mit einer größeren Geschwindigkeit zu liefern, als es die Eingabe-/Ausgabeeinrichtung brauchen kann. Um zu verhindern, daß Daten verlorengehen, wird ein Wartesignal dem Prozessor zugeführt, um die Geschwindigkeit des Datenflusses vom Prozessor zur Eingabe-/Ausgabeeinrichtung in dem Umfang zu ermäßigen, daß die Daten mit einer

ίο Geschwindigkeit geliefert werden, die für die Eingabe-/Ausgabeeinrichtung passend ist. Dieselbe Beziehung kann zwischen beliebigen zwei Einrichtungen auftreten, wenn die Geschwindigkeit, mit der diese Einrichtungen verschiedene Operationen ausführen, verschieden sind.

Zusätzlich zu den oben angegebenen Einrichtungen enthält der Mikrorechner 10 einen gemeinsam genutzten Speicher 40. Der gemeinsam genutzte Speicher 40 ist mit den beiden Prozessoren 12 und 14 zugeordneten Kanalanordnungen verbunden. Gemäß einer bevorzugten Ausführungsform der Erfindung enthält der gemeinsam genutzte Speicher einen einzigen Speicher, zu dem beide Prozessoren 12 und 14 Zugriff besitzen. Der gemeinsam genutzte Speicher 40 erscheint den einzelnen Prozessoren gegenüber als ein Teil des gesamten, jedem Prozessor zugänglichen Speichers.

Eine bevorzugte Ausführungsform des erfindungsgemäßen gemeinsam genutzten Speichers ist in F i g. 2 dargestellt. Ein Speicher 50, der bevorzugt als Direktzugriffsspeicher (Speicher mit wahlfreiem Zugriff) ausgebildet ist, besitzt einen Adresseneingang 52, einen Dateneingabe-Eingang 54, einen Datenausgabe-Eingang 56, einen Lese/Schreibsteuer-Eingang 58 und einen Speicheransteuereingang 60. Wie in Verbindung mit der F i g. 1 erläutert wurde, können die Adressen-, Dateneingabe-, Datenausgabe-, Lese/Schreib- und Speichcransteuereingänge eine oder mehrere physikalische Verbindungsanschlüsse besitzen. Der Adresseneingang 52 des Speichers 50 ist mit Pufferspeichern. 62 und 64 mit drei Zuständen verbunden. Die Pufferspeicher 62 und 64 stellen eine selektive Verbindung zwischen dem Adresseneingang 52 des Speichers 50 und geeigneten Adressenkanälen dar, die den beiden Prozessoren zugeordnet sind, die Zugriff zum Speicher besitzen. Gemäß der Erfindung kann der gemeinsam genutzte Speichermodul nach F i g. 2 fertig in Verbindung mit einer Mikrorechnerstruktur gemäß F i g. I verwendet werden, und die anschließende Erläuterung wird ergeben, daß der gemeinsam genutzte Speicher nach F i g. 2 dem gemeinsam genutzten Speicher 40 in F i g. 1 entspricht. Die Pufferspeicher 62 und 64 mit drei Zuständen sind folglich mit den Adressenkanälen 18 und 18' nach Fig. X verbunden. Während die Pufferspeicher 62 und 64 mit drei Zuständen als einzelne Blöcke dargestellt sind, können, falls erforderlich, Mehrfachblöcke verwendet werden, um Vielfach-Adressenverbindungen zu verwirklichen. Die Pufferspeicher 62 und 64 mit drei Zuständen besitzen die Eingangsanschlüsse 66 und 68 und die Ausgangsanschlüsse 70 bzw. 72. Der Pufferspeicher 62 ist mit einem Toreingangsanschluß 74 versehen, der in dieser speziellen Ausführungsform der Erfindung ein invertierender Eingangsanschluß ist, d. h. ein Anschluß, der den Pufferspeicher 62 aktiviert wenn ein Masse- oder logisches Nullsignal an diesem Anschluß anliegt. Ein entsprechender Toreingangsanschluß 76 ist am Pufferspeicher 64 vorgesehen. Die Pufferspeicher 62 und 64 mit drei Zuständen stellen eine selektive Verbindung zwischen den Eingängen 66 und 68 und den Ausgängen 70 und 72 dar. Wenn ein logisches Signal mit Nullpegel

an Torcingangsanschluß 74 anliegt, so wird z. B. eine elektrische Verbindung mit kleiner Impedanz zwischen dem Eingang 66 und dem Ausgang 70 hergestellt. Wenn der Toranschluß 74 mit einer positiven Spannung, einer logischen »Eins«, versehen wird, wird zwischen dem Eingang 66 und dem Ausgang 70 keine Verbindung hergestellt, der Ausgang 70 besitzt kein festes Potential (er floatet), d. h., er ist wieder mit einem Null- oder einem Plussigv.al verbunden, sondern er verweilt in einem im wesentlichen unvollendetem Zustand. Die Betriebsweise des Pufferspeichers 64 ist identisch. Die Funktion der Pufferspeicher 62 und 64 mit drei Zuständen läßt sich einfach durch Analogie mit einem elektrischen Relais mit einem einzigen Pol und einem einzigen Kippelement verdeutlichen, wobei die Eingangs- und Ausgangsanschlüsse 66 und 70 die Kontakte des Relais darstellen, und der Toranschluß 74 eine Verbindung zur Spule des Relais darstellt. Es sei bemerkt, daß die Funktion der Pufferspeicher 62 und 64 mit drei Zuständen auf vielerlei Weise möglich ist, und daß diese Erfindung sich nicht auf irgendein Verfahren oder irgendeine spezielle Vorrichtung zur Verwirklichung der oben angegebenen Funktion beschränkt.

Weitere Pufferspeicher 78 und 80 mit drei Zuständen liefern eine selektive Verbindung von den Lese-/Schreibeingängen 82 und 84 zu den Lese-/Schreibeingängen 58 des Speichers 50. Pufferspeicher 86 und 88 mit drei Zuständen liefern in ähnlicher Weise eine Verbindung von den Eingängen 90 und 92 zu dem Dateneingabeeingang 54, während Pufferspeicher 94 und 96 eine Verbindung vom Datenausgabe-Anschluß 56 des Speichers j0 zu den Ausgangsanschlüssen 98 und 100 liefern. Es sei bemerkt, daß die Pufferspeicher 78,80,86,88,94 und 96 ebenso wie die Puffer 62 und 64 mehr als eine elektrische Verbindung zu den entsprechenden Kanälen herstellen können. Die Natur der Pufferspeicher gestattet eine direkte Verbindung zu entsprechenden Kanälen des Mikrorechncrsysterns. So ist z. B. der Pufferspeicher 62 mit dem Kanal 18, der Pufferspeicher 64 mit dem Kanal 18', der Pufferspeicher 78 mit dem Kanal 24, der Pufferspeicher 80 mit dem Kanal 24', der Pufferspeicher 86 mit dem Kanal 20. der Pufferspeicher 88 mit dem Kanal 20', der Pufferspeicher 94 mit dem Kanal 22 und der Pufferspeicher 96 mit dem Kanal 22' verbunden. Der in F i g. 2 dargestellte gemeinsam genutzte Speicher enthält UND-Tore 102 und 104, die gemäß der Erfindung mit demjenigen Teil der Kanäle 18 und 18' verbunden sind, der die Adressenbits hoher Ordnung führt. Der Adressenkanal führt, wie an sich bekannt ist, mehrere Adressenbits in binärer Form. Verdeutlicht man sich die Adressendaten in paralleler Form, so werden die Adressenbits höherer Ordnung nicht benötigt, um lediglich eindeutig eine Adresse im Speicher 50 zu spezifizieren, wenn die im Speicher 50 enthaltene Anzahl von Adressen kleiner als die Gesamtzahl der adressierbaren Adressen ist Die Adressenbits höherer Ordnung sind jedoch erforderlich, um den Block der vom Speicher 50 repräsentierten Speicheradressen von den restlichen Speicheradressen zu unterscheiden, die vom Prozessor erreichbar sind. Die Adressenbits höherer Ordnung werden folglich den UND-Toren 102: und 104 zugeführt, die an den Ausgängen 106 und 108 Signale abgeben, wenn der Speicher 50 adressiert wird. Beide UND-Tore 102 und 104 enthalten mehrere Eingänge 110 und 112, deren genaue Zahl je nach der relativen Größe des Speichers 50 und der Adressierkapazität des Prozessors unterschiedlich ist Da die UND-Tore 102 und 104 Ausgangssignale abgeben, wenn ihr Eingangsanschluß auf einem hohen logischen Pegel liegt, erfolgt ein Zugriff zum Speicher 50, wenn der betreffende Prozessor den Teil des Speichers mit den höchsten Adressenplätzen adressiert. Wenn z.B. 16 Bits vom Prozessor an den Adressenkanal abgegeben werden, und wenn ferner der Speicher 50 z. B. 8000 Adressen enthält, und wenn ferner die 8000 Adressen die höchsten 8000 vom Prozessor adressierbaren Adressen darstellen, und wenn ferner die 8000 Adressen ein Achtel der Gesamtzahl der vom Prozessor adressierbaren Adressen darstellen, dann werden drei binäre Bits benötigt, um eindeutig zu bestimmen, welcher der acht Blöcke des Speichers adressiert wird. In der in F i g. 2 dargestellten Ausführungsform der Erfindung werden daher die drei Adressenbits der höchsten Ordnung den Eingängen 110 des UND-Tors 102 zugeführt, und es wird ein Ausgangssignal am Ausgang 106 erzeugt, wenn alle Eingänge 110 hoch liegen. Es sei bemerkt, daß jeder beliebige der anderen sieben Blöcke des Speichers am Eingang 110 des UND-Tors 102 mindestens ein Bit erzeugt, das null ist oder einen niedrigen Pegel besitzt, wodurch am Ausgang 106 kein Ausgangssignal erzeugt wird. Sofern es erwünscht ist, eine andere als die höchste Gruppe der Speicheradressen zu adressieren, lassen sich Inverter zwischen dem Teil hoher Ordnung des Adressenkanals und dem UND-Tor 102 einfügen, um am Eingang 110 ein Eingangssignal zur Verfugung zu stellen, das drei logische »Eins«-Werte aufweist. Der Speicher 50 erscheint daher dem Prozessor als irgendein Block aus einer Anzahl von Blöcken von Speicherplätzen. Die Tore 102 und 104 lassen sich so ausbilden, daß der Speicher 50 gegenüber den beiden Prozessoren 12 und 14 als ein unterschiedlicher Teil des Speichers erscheint, der von den betreffenden Prozessoren adressierbar ist. Es wird angenommen, daß z. B. drei Bits der Adressendaten den beiden Toren 102 und 104 zugeführt werden, und daß ferner alle dem Tor 104 zugeführten Bits invertiert werden, bevor sie den Eingang 112 des Tors 104 erreichen. Das Tor 104 liefert ein Ausgangssignal am Ausgangsanschluß 108, wenn alle die Adressenbits hoher Ordnung null und nicht eins sind, und der Speicher 50 erscheint gegenüber dem Prozessor 14 als die niedrigsten 8000 Speicheradressen und dem Prozessor 12 gegenüber als die höchsten 8000 Speicheradressen.

Die UND-Tore 116 und 118 liefern die Endverbindung zur Kanalanordnung der beiden Prozessoren an den Ausgängen 120 bzw. 122. Der Ausgang 120 ist mit dem Wartekanal 26, und der Ausgang 122 mit dem Wartekanal 26' verbunden. Der gemeinsam genutzte Speieher nach F i g. 2 braucht nur mit den Kanalanordnungen der beiden Teile des Mehrprozessor-Mikrorechners nach F i g. 1 verbunden werden. Es ist keine zusätzliche Steuerung erforderlich, und es wird auch keine direkte Verbindung zwischen den beiden Kanalanordnungen hergestellt

Der Betrieb des gemeinsam genutzten Speichers nach F i g. 2 erfordert, daß eine Anzahl von Bedingungen erfüllt ist Der Speicher 50 läßt sich von beiden Prozessoren 12 oder 14 adressieren, aber er kann nicht gleichzeitig von beiden Prozessoren adressiert werden. Wenn nur ein Prozessor den Speicher adressiert, ermöglicht der gemeinsam genutzte Speicher nach F i g. 2 jedem Prozessor den Zugriff. Wenn beide Prozessoren gleichzeitig Zugriff verlangen, wird demjenigen Prozessor der Zugriff ermöglicht, der als letzter den Speicher benutzte. Der Bedienungsaufruf durch einen Prozessor wird durch ein hohes Ausgangssignal an den Ausgängen 106 oder 108 der Tore 102 und 104 angezeigt Zum Zwecke

der Diskussion wird von »hohen« und »niederen« Signalen gesprochen. Es sei jedoch darauf hingewiesen, daß hiermit hohe und niedere logische Signalpegel gemeint sind, die nicht notwendigerweise mit den speziellen relativen Größen übereinstimmen. Die »hohen« und die »niederen« Signale betreffen logische »Eins«-Signa-Ie bzw. logische »Null«-Signale. Es wird zuerst angenommen, daß lediglich der Ausgang 106 des UND-Tors 102 erregt ist und ein hohes Signal erzeugt, das angibt, daß ein Prozessor 12 Zugriff zum Speicher wünscht. Ein hohes Signal erscheint am Ausgang 106 des UND-Tors 102 und gleichzeitig am Eingang 130 des NOR-Tors 132, am Eingang 138 des NAND-Tors 140 und am Eingang 142 des NAND-Tors 144. Da vom Prozessor 14 keine Bedienung angefordert wird, ist der Ausgang 108 des UND-Tors 104 nieder und liefert ein niederes Signal an: den Eingang 146 des Inverters 148, den Eingang 150 des NAND-Tors 152 und den Eingang 154 des NAND-Tors 156. Der Inverter 136 liefert ein niederes Signal an den Eingang 172 des NANÜ-Tors 152, dessen Ausgang 174 notwendigerweise hoch sein wird. Der Ausgang 174 des NAND-Tors 152 ist mit dem Eingang 164 des NAND-Tors 166 verbunden und liefert diesem Eingang ein hohes Signal. Da der Eingang 146 des Inverters 148 nieder ist, liefert der Ausgang 158 des Inverters 148 ein hohes Signal an den Eingang 160 des NAND-Tors 140. Da der Eingang 138 des NAND-Tors 140 ebenso hoch ist, ist dessen Ausgang 162 nieder und liefert ein niederes Signal an den Eingang 176 des NAND-Tors 178, das sicherstellt, daß dessen Ausgang 182 hoch ist. Der Ausgang 182 ist mit dem Eingang 167 des NAND-Tors 166 verbunden, und da beide Eingänge 164 und 167 hoch sind, ist der Ausgang 168 des NAND-Tors 166 nieder und liefert ein niederes Signal an die Drei-Zustands-Pufferspeicher 62 bzw. 78. Niedere logische Signale werden in ähnlicher Weise dem Eingang 190 des Drei-Zustands-Pufferspeichers 86 und dem Eingang 192 des NAND-Tors 116 zugeführt, das ein hohes Signa! am Ausgang 120 abgibt. Es sei daran erinnert, daß die NAND-Tore 116 und 118 mit den den Prozessoren 12 und 14 zugeordneten Wartekanälen verbunden sind. Ein niedriges Signal veranlaßt den Prozessor, zu warten, und ein hohes Signal gestattet es dem Prozessor, weiter zu arbeiten. Der Drei-Zustands-Pufferspeicher 62 liefert entsprechend eine Verbindung zwischen seinem Eingang 66 und dem Ausgang 70 und verbindet dadurch den Adressenkanal 18 mit dem Eingang 52 des Speichers 50. In ähnlicher Weise wird der Eingang 82 des Drei-Zustands-Pufferspeichers 78 mit dem Eingang 58 des Speichers 50, und der Eingang 90 des Drei-Zustands-Pufferspeichers 86 mit dem Eingang 54 des Speichers 50 verbunden. Auf diese Weise werden die richtigen Adressen-Lese/Schreib- und Datenkanäle mit dem Speicher verbunden. Die selektive Aktivierung des Speichers entweder zur Datenaufnahme oder zur Datenabgabe wird nachfolgend erläutert

Wenn vom Prozessor 14 alkine Bedienung aufgerufen wird, ist der Betrieb des gemeinsam genutzten Speichers nach F i g. 2 dem oben geschilderten Betrieb ähnlich. Der Speicher erzeugt ein niederes Signal am Ausgang 182 des NAND-Tors 178 und aktiviert dabei die Drei-Zustands-Pufferspeicher 64, 80 und 88, um eine Verbindung der Eingänge 68,84 und 92 zum Speicher 50 zu schaffen. Wenn gleichzeitig beide Prozessoren 12 und 14 Bedienung anfordern, hängt der Betrieb des gemeinsam genutzten Speichers davon ab, welcher der Prozessoren zuletzt Zugriff zum Speicher hatte. Es wird angenommen, daß vor dem gleichzeitigen Bedienungsaufruf ein Prozessor 12 zuletzt den Speicher adressierte. Der Ausgang 16* des NAND-Tors 166 liefert ein niederes Signal, während der Ausgang 182 ein hohes Signal abgibt. Es wird angenommen, daß beide NAND-Tore 102 und 104 niedere Signale abgeben, die anzeigen, daß keiner der Prozessoren Bedienung anfordert. Ein niederes Signal wird dem NAND-Tor 140 zugeführt, das ein hohes Signal an den Eingang 164 des NAND-Tors 166 liefert. Da der Eingang 167 des NAND-Tors 166 mit

ίο dem Ausgang 182 des NAND-Tors 178 verbunden ist, der, wie erinnert sei, ein hohes Signal liefert, verbleibt das NAND-Tor 166 in seinem vorherigen Zustand und erzeugt ein niederes Signal an seinem Ausgang 168. Dieses niedere Signal wird dem Eingang 180 des NAND-Tors 178 zugeführt und stellt sicher, daß an dessen Ausgang 182 weiterhin ein hohes Signal erzeugt wird. Es wird gezeigt, daß die NAND-Tore 166 und 178 in einer Flip-Flop-Schaltungsbeziehung zusammengeschaltet sind und ein niederes bzw. ein hohes Signal in Abwesenheit von Bedienungsaufrufen der beiden Prozessoren am Ausgang aufrecht erhalten.

Es wird nun angenommen, daß beide Prozessoren Bedienung anfordern. Die beiden Ausgänge 106 und 108 sind hoch und liefern daher hohe Signale an die Inverter 136 und 148, die daher niedere Signale an ihren Ausgängen 158 bzw. 170 erzeugen, wobei diese niederen Signale sicherstellen, daß an den Ausgängen 162 und 174 hohe Signale erzeugt werden, die an die Eingänge 176 bzw. 164 gekoppelt werden. Es sei daran erinnert, daß sich das NAND-Tor 166 zuvor in einem »Ein«-Zustand befand und ein niederes Signal an seinem Ausgang 168 erzeugt, und daß das NAND-Tor 178 ein hohes Signal an seinem Ausgang 182 erzeugte, wobei diese Bedingungen während eines gleichzeitigen Bedienungsaufrufes durch beide Prozessoren andauern. Die Eingänge des NAND-Tors 166 bleiben hoch, und die Eingänge 180 und 176 des NAND-Tors 178 sind nieder bzw. hoch und erzeugen daher ein hohes Ausgangssigna' am Ausgang 182 des NAND-Tors 178.

Es wird nun angenommen, daß nur vom Prozessor 14 ein Bedienungsaufruf erfolgt, und daß daher der Ausgang 106 nieder und der Ausgang 108 hocn ist. Hohe Signale werden dem Inverter 148 und dem Eingang 150 des NAND-Tors 152 zugeführt. Niedere Signale werden dem Inverter 136 und dem Eingang 138 des NAND-Tors 140 zugeführt. Das NAND-Tor 140 erzeugt folglich ein hohes Ausgangssignal am Ausgang 162, während das NAND-Tor 152 ein niederes Signal an seinem Ausgang 174 erzeugt. Das niedere Signal am Ausgang 174 des NAND-Tors 152 wird dem Eingang 164 des NAND-Tors 166 zugeführt, das ein hohes Signal an dessen Ausgang 168 erzeugt, das dem Eingang 180 des NAND-Tors 178 zugeführt wird. Da der Ausgang 162 des NAND-Tors 140 mit dem Eingang 176 des NAND-Tors 178 verbunden ist, geht der Ausgang 182 dieses Tors in einen niederen Zustand über, und der Prozessor 14 erhält Zugriff zum Speicher, während dem Prozessor 12 der Zugriff genommen wird.

Es wurde beschrieben, daß Zugriff dem einen oder dem anderen anfordernden Prozessor gegeben wird, wenn jeweils ein Bedienungsaufruf zu einem Zeitpunkt erscheint, und daß der Zugriff dem zuletzt Zugriff besitzenden Prozessor gegeben wird, wenn gleichzeitig Bedienungsaufrufe empfangen werden. Auf diese Weise wird keiner der Prozessoren während eines Zugriffs zum Speicher durch einen Bedienungsaufruf des anderen Prozessors unterbrochen.
Es ist wünschenswert, zwei Zugriffsarten zum Spei-

eher vor.-jsehen, eine erste Zugriffsart, bei der Daten vom Prozessor oder einer Einrichtung in den Speicher eingclesen werden, und eine zweite Zugriffsart, bei der Daten vom Speicher zum Prozessor oder einer anderen ■ inrichtung ausgelesen werden. Der gemeinsam genutzte Speicher nach F i g. 2 liefert die erforderliche Steuerung, um diese beiden Zugriffsarten zu ermöglichen. Es ist bekannt, daß die Natur der elektrischen Verbindung zum Speicher 50 zur Durchführung von Lese- und Schreiboperationen in gewisser Weise verschieden ist. Insbesondere besitzt der Datenausgang 56 Signalquellen mit relativ niederer Impedanz, wobei die logischen Werte der Signalquellen die dem Speicher 50 zugeführten Daten bestimmen. Der Datenausgang 56 muß daher von der Kanalanordnung des entsprechenden Prozessors, ausgenommen wenn das Auslesen von Daten aus dem Speicher erwünscht ist, isoliert bzw. getrennt werden. Der Dateneingang 54 empfangt Daten von der Kanalanordnung und ist durch eine relative Impedanz gekennzeichnet. Es ist daher in der Zeit, in der ein spezieller Prozessor Zugriff zum Speicher besitzt, nicht nötig, der, Eingang 54 zu isolieren, wenn er nicht tatsächlich benutzt wird. Die Unterscheidung zwischen Dateneingang 54 und Datenausgang 56 läßt sich leichter verstehen, wenn beachtet wird, daß am Ausgangsanschluß 56 erscheinende Daten im wesentlichen den mit dem Ausgangsanschluß 56 verbundenen Datenkanal auf die Datenwerte festlegen (clamp), die in dem speziellen adressierten Speicherplatz vorhanden sind. Es kann dem Dateneingabe-Kanal 54 jedoch gestattet werden, ein nicht festgelegtes Potential zu besitzen (float), da die Daten nur dann in den Speicher eingegeben werden, wenn dies durch ein an dem LeseVSchreibeingang 58 anliegendes Signal bestimmt ist. Der Datenausgang 56 ist folglich an die Drei-Zustands-Pufferspeicher 94 und 96 angeschlossen, die von den NAND-Toren 144 bzw. 156 gesteuert werden. Beispielsweise und unter spezieller Bezugnahme auf das NAND-Tor 144 sei daran erinnert, daß ein hohes Signal an den Eingang 142 des NAND-Tors 144 angelegt wird, wenn der Prozessor 12 alleine Zugriff zum Speicher wünscht. Es sei ferner daran erinnert, daß der Ausgang 168 des NAND-Tors 166 nieder liegt, und es wird gezeigt, daß dieser Ausgang mit dem Eingang 190 des Inverters 192 verbunden ist, der ein hohes Eingangssignal an den Eingang 194 des NAND-Tors 144 liefert. Der Ausgang 196 des NAND-Tors 144 ist mit dem Eingang 198 des Drei-Zustands-Pufferspeichers 94 verbunden, der erregt ist, um den Ausgangsanschluß 98 mit dem Ausgangsanschluß 56 des Speichers 50 zu verbinden. Der Speicher 50 wird daher mit dem Ausgangsdatenkanal nur dann verbunden, wenn ein tatsächlicher Bedienungsaufruf vom NAND-Tor 102 wahrgenommen wird. Die Drei-Zustands-Pufferspeicher 86 und 88 bleiben betätigt, um denjenigen Prozessor, der zuletzt bedient wurde, mit dem Dateneingang 54 des Speichers 50 selbst dann zu verbinden, wenn kein tatsächlicher Bedienungsaufruf vorhanden ist. Dies wird durch die Flip-Flop-Schaltungsanordnung der NAND-Tore 166 und 178 bewirkt. Das NAND-Tor 156 arbeitet in ähnlicher Weise mit dem Drei-Zustands-Pufferspeicher 96 zusammen und liefert ein niederes Ausgangssignal vom Ausgang 200 des NAND-Tors 156 an den Eingang 202 des Drei-2'ustands-Pufferspeichers 96, wenn immer hohe Signale an den Eingängen 204 und 154 des NAND-Tors 156 angelegt werden. Diese Signale sind vorhanden, wenn das UND-Tor 104 durch einen Bedienungsaufruf vom Prozessor 14 aktiviert ist, und wenn weiterhin das NAND-Tor 178 ein niederes Signal an seinem Ausgang 182 abgibt, das vom Inverter 206 invertiert wird, um ein hohes Signal an dessen Ausgang 208 zu erzeugen. Die Eingänge 204 und 154 des NAND-Tors 156 sind beide hoch, und der Ausgang 200 des Tors 156 liefert daher ein niederes Signal, um den Drei-Zustands-Pufferspeicher 96 zu erregen und den Datenausgang 56 mit dem Ausgang 100 des Drei-Zustands-Pufferspeicher 96 zu verbinden.

Lese-/Schreibkanäle 24 und 24' werden selektiv mit

ίο den Lese-ZSchreibeingängen 58 des Speichers 50 durch die Drei-Zustands-Pufferspeicher 78 und 80 verbunden. Die Pufferspeicher 78 und 80 werden gleichzeitig mit den Pufferspeichern 62 bzw. 64 gespeist, und die Lese-/Schreibkanäle 24 und 24' steuern den Speicher während der Zeiten, während die entsprechenden Adressenkanäle mit dem Eingang 52 des Speichers 50 verbunden sind.

Der Speicheransteuereingang 60 ist mit dem Ausgang 210 eines NOR-Tors 132 verbunden. Die Eingänge 130 und 212 des NOR-Tors 132 sind mit den Ausgängen iO6 und 108 der UND-Tore 102 bzw. 104 verbunden. Der Speicher wird durch ein hohes Signal am Ausgang 210 des NOR-Tors 132 ausgesteuert oder in Betrieb gesetzt (enabled), wenn entweder eines oder beide der UND-Tore 102 und 104 ein Ausgangssignal liefern, das einen Bedienungsaufruf anzeigt.

Während der gemeinsam genutzte Speicher nach F i g. 2 viele Vorteile bietet und in einem weiten Bereich in einer Vielzahl spezieller Prozessor- und Speicherkombinationen einsetzbar ist, die üblicherweise benutzt werden, so ist es oft vorteilhaft, gewisse spezielle zusätzliche Merkmale vorzusehen, die die Wirksamkeit des gemeinsam genutzten Speichers wesentlich erhöhen. F i g. 3 zeigt einen gemeinsam genutzten Speicher, der im wesentlichen alle die Vorteile des Speichers nach F i g. 2 und zusätzlich gewisse Zusatzmerkmale besitzt. In Fig.3 bezeichnen gleiche Bezugszeichen Elemente, die mit denen von Fig.2 übereinstimmen. Es läßt sich erkennen, daß der Inverter 148 in Fig.2 durch ein NAND-Tor 220 in Fig.3 erretzt wurde. Das NAND-Tor 220 enthält einen ersten Eingang 222, der mit dem Ausgang 108 des UND-Tors 104 verbunden ist, und einen zweiten Eingang 224, der mit dem Eingangsanschluß 226 verbunden ist. Der Inverter 136 ist durc'i ein zweites NAND-Tor 228 ersetzt, der einen ersten und einen zweiten Anschluß 230 und 232 enthält. Der Eingang 230 ist mit dem Ausgang 106 des UND-Tors 102 verbunden, während der Eingang 232 mit dem Eingangsanschluß 234 verbunden ist. Die Eingangsan-Schlüsse 226 und 234 sind mit den Zustandskanälen der Prozessoren 14 bzw. 12 verbunden. Der Betrieb des gemeinsam genutzten Speichers nach F i g. 3 läßt sich durch Betrachtung der Art der Zustandsinformation verstehen, die den Eingängen 226 und 234 zugeführt

wird. Es wird darauf hingewiesen, daß die folgenden Ausführungen als Beispiel gelten, die für einen speziellen Mikroprozessor, nämlich für einen 8080 gelten, der von Intel hergestellt ist. Andere Prozessoren liefern ähnliche Zustandsinformation, die in der Form Abweichungen besitzen kann, die jedoch vom Fachmann durch kleinere Änderungen der in F i g. 3 dargestellten Schaltungsanordnung sofort verwendet werden kann. Die Zustandsinformation gibt an, in welchem von zwei Zuständen sich ein Mikroprozessor in einem speziellen

Augenblick befindet. Diese Zustände werden der Einfachheit halber als »Zustand« und »aktive Zustände« bezeichnet werden. Während eines »Zustandes« wird Zustandsinformation einem Datenauseranp eines Mikrn-

Prozessors zugeführt, die diejenige Operation anzeigt die während des nachfolgenden aktiven Zustands ausgeführt wird. So werden z. B. Lese-, Schreib-, Eingabe-, Ausgabe- und Unterbrechungsoperationen während einer Zustandspericde angezeigt. »Zustände« und aktive Mikroprozessorzustände treten in abwechselnder Reihenfolge auf, wobei die »Zustände« typischerweise etwas kürzer als die aktiven Zustände sind, obwohl dies hier nicht gefordert wird. Das den Eingängen 226 und 234 zugeführte Signal ist ein logisches Pegelsignal mit zwei Werten oder Bedingungen, einer niederen Bedingung während der »Zustandsw-Periode und einer hohen Bedingung während der aktiven Periode.

Bei dem gemeinsam genutzten Speicher nach F i g. 3 sind drei Betriebsarten durchführbar. Bei einer ersten Betriebsart besitzt ein ausgewählter Prozessor Priorität über den anderen. Dies wird dadurch verwirklicht, daß der Eingang des entsprechenden NAND-Tors 220 oder 228, das dem Prozessor der hohen Priorität entspricht, ständig an einem hohen logischen Signal liegt Es sei z. B. erv.ürnscht dem Prozessor 12 die Priorität einzuräumen. Das dem Prozessor 12 entsprechende UND-Tor 104 und das NAND-Tor 228, und folglich der Eingang 234 werden an ein logisches Signal mit hohem Pegel gelegt während der Eingang 226 mit dem Zustandsausgang des Prozessors 14 verbunden ist Da der Eingang 234 ständig an einem logischen Signal mit hohem Pegel liegt wenn immer der Eingang 230 des NAND-Tors 228 positiv ist und einen Bedienungsaufruf vom Prozessor 12 anzeigt kann am Ausgang 236 des NAND-Tors 228 ein niederes Signal erzeugt und dem Eingang 172 des NAND-Tors 152 zugeführt werden. Der Eingang 226 ist mit dem Zustandsausgang des Prozessors 14 verbunden, und da das oben geschilderte Zu-Standssignal abwechselnd von einem hohen auf einen niederen Wen wechseil, ergibt sich klar, daß beim Vorhandensein eines Bedienungsaufrufes, was durch ein hohes Signal am Ausgang 106 des UND-Tors 102 angezeigt wird, der Flip-Flop-Kreis aus den NAND-Toren 166 und 178 während der nächsten Zustandsperiode des Prozessors 14 getriggert wird, die auf einen Bedienungsaufruf durch den Prozessor 12 folgt Es wird nunmehr andererseits angenommen, daß der Prozessor 12 seit einiger Zeit Bedienung anfordert Da das Zustandssignal vom Prozessor 12 nicht mit dem NAND-Tor 228 verbunden ist, sondern da am Eingang 232 ein ständig hohes logisches Signal anliegt behält der Prozessor 12 die Verbindung zum Speicher 50 solange, wie ein Bedienungsaufruf am UND-Tor vorhanden ist.

Eine zweite Betriebsart verwirklicht gleiche Priorität dadurch, daß beide Eingänge 226 und 234 an ein positives Eingangssignal gelegt sind. Diese Betriebsart entspricht derjenigen Betriebsart, die in Verbindung mit der in Fig.2 dargestellten Ausführungsform erläutert ist Diese Betriebsart läßt sich als »Ausschließen bis Durchführung erfolgt ist«-Betriebsart kennzeichnen und bedient einen Prozessor so lange, wie hierfür ein Aufruf vorhanden ist.

Eine dritte und besonders bevorzugte Ausführungsform zur Festlegung der Priorität gibt beiden Prozessoren die gleiche Priorität aber ermöglicht einen wesentlich erhöhten Wirkungsgrad des Betriebes. Bei dieser Betriebsart werden Zustandssignale den Eingängen 226 und 234 von den entsprechenden Prozessoren 14 und 12 zugeführt. Unter der Annahme, daß Bedienungsaufrufe an beiden UND-Toren 102 und 104 vorhanden sind, wird ein selbstsynchroner Betrieb erreicht. Die Bedienung wird jedem Prozessor so lange nacheinander zuteil, wie die Zustandsinformation vom Prozessor eine aktive Betriebsart anzeigt Die Bedienung wird auf den anderen Prozessor zur Bestimmung der aktiven Betriebsart und für einen Beginn der Zustandsbetriebsart geschaltet In dem speziellen Fall, daß die aktive und die Zustandsbetriebsart gleiche Länge besitzen, wird ein synchroner Betrieb erzielt wobei der Speicher abwechselnd den beiden Prozessoren während im wesentlichen 100 Prozent der Zeit zu Diensten sieht Sind die Zustands- und die Aktivperioden von unterschiedlicher Länge, wobei vermutlich die Zustandsperiode kürzer ist so ist eine bestimmte Länge an Wartezeit erforderlich. Es hat sich gezeigt daß nahezu eine ideale Speicherbenutzung für Prozessoren desjenigen Typs ermöglicht wird, die abwechselnde Zustands- und Aktivperioden besitzen, die dem einzelnen Prozessor die Benutzung des Speichers während derjenigen Perioden gestatten, während der der Speicher vom anderen Prozessor nicht benötigt wird, wodurch die vor dieser Erfindung ungefähr 50% Verlustzeit bezüglich des Speichers eliminiert wird.

Das System nach F i g. 3 enthält ein weiteres Merkmal, das in Verbindung mit speziellen Ausführungsformen des Speichers nützlich ist Speicher-Leseeingänge 240 und 242 sind mit zusätzlichen Eingängen 244 und 246 der NAND-Tore 144 und 156 verbunden. Bestimmte Mikrorechnersysteme verwenden identische Adressen für spezielle Speicherplätze und außerdem für Eingabedatenplätze. Es ist erforderlich, daß ein in Verbindung mit einem derartigen Rechner benutzter Speicher Einrichtungen enthält um zwischen Speicheradressen und Eingabeadressen zu unterscheiden. Diese Funktion wird von Speicherleseanschlüssen 240 und 242 ausgeführt An die Eingänge 240 und 242 werden von den Prozessoren 12 bzw. 14 Signale angelegt die anzeigen, ob die von dem Prozessor gelieferte Adresse eine Speicheradresse oder eine Eingabeadresse ist Ein hohes logisches Signal, das an den Eingang 240 angelegt wird, gibt an, daß die vom Prozessor gelieferte Adresse eine Speicheradresse darstellt während ein niederes Eingabesignal am Eingang 240 angibt daß eine Eingabeadresse geliefert wird. Das an den Speicher 240 angelegte Signal ist mit diesem Signa identisch, es wird jedoch vom Prozessor 14 geliefert

Es ist ersichtlich, daß die Hinzufügung von Speicherleseinformation die Verwendbarkeit eines erfindungsgemäßen Mikrorechnersystems dadurch erhöht daß eine kleinere Anzahl von Adressen jnd folglich eine kleinere Zahl von Adressenbitb erforderlich ist, um den Zugriff sowohl zum Speicher ζ ; auch zu einer Vielzahl von Eingabeeinrichtungen zu e· möglichen. Wenn z. B. ein logisches Signal mit einem hohen Wert am Speicherleseeingang 240 vorhanden ist, und wenn ferner ein Bedienungsaufruf am UND-Tor 102 empfangen wird, der ein hohes Signal am Ausgang 106 erzeugt das dem Eingang 142 des NAND-Tors 144 zugeführt wird, und wenn weiterhin ein niedriges Signal an. Ausgang 168 des NAND-Tors 166 angelegt wird, das vom Inverter 192 invertiert und dem Eingang 194 des NAND-Tors 144 zugeführt wird, dann wird der Drei-Zustands- Pufferspeicher 94 durch ein niedriges Signal an seinem Eingang 198 aktiviert und verbindet den Datenausgang 56 mit dem Ausgangsanschluß 98. der mit dem Dateneingabekanal des Mikrorechnersystems verbunden ist. Der Drei-Zustands-Pufferspeicher 96 wird in ähnlicher Weise durch die gleichzeitige Existenz hoher logischer Signale an den Eingängen 246, 204 und 154 des NAND-Tors 156 erregt. Es ist ersichtlich, daß dann, wenn einer von bei-

den Speicherleseeingängen 240 und 242 nieder ist, die Drei-Zustands-Pufferspeicher 94 und 96 nicht betätigt werden können, und daß deren Ausgänge 98 und 100 in einem Zustund hoher Impedanz verbleiben und auf diese Weise die Datenerfassung von der adressierten Eingabeeinrichtung durch den Prozessor nicht stören.

Das erfindungsgemäße System kann zur gemeinsamen Nutzung durch drei oder mehr Prozessoren erweitert werden. F i g. 4 zeigt eine Ausführungsform der Erfindung, bei der drei Prozessoren an einen einzigen Speicher angeschlossen sind, wobei die Merkmale und Vorteile des gemeinsam genutzten Speichers nach Fig.3 alle erhalten bleiben. Der gemeinsam genutzte Speicher nach F i g. 4 schließt sowohl die Benutzung von Zustandsinformation und außerdem die Benutzung von Speicherleseinformation ein, die oben in Verbindung mit dem gemeinsam genutzten Speicher nach Fig.3 beschrieben ist. In Fig.4 bezeichnen gegenüber den Fig.2 und 3 unveränderte Bezugszeichen gleiche Elemente. Der Betrieb des gemeinsam genutzten Speichers nach Fig.4 ist im wesentlichen mit denjenigen nach F i g. 3 identisch mit Ausnahme gewisser logischer Elemente, die hinzugefügt sind, um die simultane Verbindung des Speichers mit drei Prozessoren zu ermöglichen. Die Fig.4 wird daher in weniger Einzelheiten beschrieben als Fig.3, da die Arbeitsprinzipien der Ausführung nach F i g. 3 gleichermaßen auf F i g. 4 anwendbar sind. Die Unterschiede zwischen den Fig.3 und 4 werden jedoch genau erläutert.

Dir gemeinsam genutzte Speicher nach F i g. 4, allgemein mit 300 bezeichnet, enthält zusätzliche Drei-Zustands-Pufferspeicher 302, 304, 306 und 308, die eine selektive Verbindung mit den Adressen-, Lese/Schreib-, Dateneingabe- und Datenausgabekanälen eines dritten Prozessors ermöglichen. Die Drei-Zustands-Pufferspeicher 302, 304, 306 und 308 entsprechen, und sind im wesentlichen identisch mit den vorhandenen Pufferspeichern, die selektiv den Adressen-, Lese/Schreib-, Dateneingabe- und Datenausgabekanal des ersten und des zweiten Prozessors mit dem Speicher 50 verbinden. Der gemeinsam genutzte Speicher 300 enthält ferner ein zusätzliches UND-Tor 310, um die Adressenbits hoher Ordnung des dritten Prozessors mit dem gemeinsam genutzten Speicher zu verbinden, der Speicher enthält ferner ein NAND-Tor 312 zur Verbindung des Wartekanals des dritten Prozessors, und ein NAND-Tor 314, um den Lesekanal des dritten Prozessors mit dem Speicher zu verbinden. Die NAND-Tore 320, 322 und 324 sind mit den Ausgängen der UND-Tore 102, 104 bzw. 310 verbunden, während die ODER-Tore 326, 328 und 330 mit den UND-Toren 116, 118 bzw. 312 verbunden sind, die Wartesignale an die drei Prozessoren liefern. Zustandssignale werden den Eingängen 340, 342 und 344 zugeführt, die an die NAND-Tore 320,322 bzw.324 angeschlossen sind.

Der Betrieb des gemeinsam genutzten Speichers 300 läßt sich dadurch verstehen, daß mehrere beispielhafte Betriebsbedingungen betrachtet werden. Um die folgende Erläuterung zu vereinfachen, werden die in Verbindung mit dem gemeinsam genutzten Speicher 300 benutzten Mikroprozessoren mit 1, 2 und 3 bezeichnet. Der Mikroprozessor 1 ist mit den Drei-Zustands-Pufferspeichern 62, 78, 86 und 94 verbunden. Er ist ferner mit dem UND-Tor 102,dem UND-Tor 116,dem Speicherleseeingang 240 und dem Zustandseingang 340 verbunden. Der Mikroprozessor 2 ist mit den Drei-Zustands-Pufferspeichern 64, 80, 88 und 96 verbunden. Der Prozessor 2 ist ferner mit dem Speicherleseeingang 242, dem UND-Tor 118, dem UND-Tor 104 und dem Zustandseingang 342 verbunden. Der Prozessor 3 ist mit den Drei-Zustands-Puffern 302, 304, 306 und 308 verbunden. Er ist ferner mit dem Speicherlcseeingang 346, dem UND-Tor 310, dem UND-Tor 312 und dem Zustandseingang 344 verbunden. Es wird nun angenommen, daß ein Aufruf zur Bedienung durch Anlegen eines hohen logischen Signals an die Eingänge des UND-Tors 102 angezeigt wird. Es wird ferner angenommen, daß

ίο die Prozessoren 2 und 3 keine Bedienung benötigen, und daß daher die Tore 104 und 310 niedere logische Signale an ihren Ausgängen abgeben. Hohe Signale werden dem NAND-Tor 320, dem NAND-Tor 348 und dem NAND-Tor 144 zugeführt. Der Eingang 340 liefert ein hohes Signal an das NAND-Tor 320, wenn der Rechner 1 sich in einer aktiven Betriebsart befindet, und das NAND-Tor 360 liefert ein hohes Signal an den ^rtzten Eingang des NAND-Tors 320, wenn immer der Prozessor 1 der letzte Prozessor war, der Zugriff zum Speicher besaß. Wenn alle drei Eingänge des NAND-Tors 320 hoch liegen, wird ein niederes Ausgangssignal erzeugt, das dem NAND-Tor 350 und 352 zugeführt wird, wodurch beide Flip-Flops 362 oder 364 daran gehindert werden, gesetzt zu werden. Aus Bequemlichkeitsgründen werden die NAND-Tore 366 und 368 zusammen als Flip-Flop 362 bezeichnet, während die NAND-Tore 370 und 372 als Flip-Flop 364 bezeichnet werden. In ähnlicher Weise enthalten die NAND-Tore 360 und 374 das Flip-Flop 376. Alle diese Flip-Flops sind identisch untereinander und werden durch ein niederes logisches Signal gesetzt, das einem ersten Eingang der Flip-Flops zugeführt wird, wobei dies beim Flip-Flop 376 der Eingang 378, beim Flip-Flop 362 der Eingang 380 und beim Flip-Flop 364 der Eingang 382 ist Es läßt sich erkennen, daß das Anlegen einer »Null« an einen dieser Eingänge eine »Eins« an den entsprechenden Ausgängen der NAND-Tore 360, 366 und 370 erzeugt, wenn die Flip-Flops gesetzt sind, wobei ein Signal mit niedrigem Pegel den dem entsprechenden Prozessor zugeordneten Drei-Zustands-Pufferspeichern zugeführt ist. Das Flip-Flop 376 ist dem Prozessor 1, das Flip-Flop 362 dem Prozessor 2 und das Flip-Flop 364 dem Prozessor 3 zugeordnet. Jedes der Flip-Flops wird durch Anwendung eines niederen logischen Signals an den Eingang der NAND-Tore 374, 368 oder 372 zurückgesetzt. Die Flip-Flops 376,362 und 364 bleiben in einem der Setz- oder Rücksetz-Zustände unbestimmt lange in Abwesenheit eines zusätzlichen Signals. Die UND-Tore 384, 386 und 388 liefern das Rücksetzsignal den Flip-Flops, tie UND-Tore enthalten zwei Eingänge, und zwar jeweils einen Eingang von jedem der NAND-Tore 348, 350 und 352 mit denen das Tor nicht in einer Zuordnung steht. Das UND-Tor 384 ist dem NAND-Tor 348 zugeordnet, das UND-Tor 386 ist dem NAND-Tor 350 und das UND-Tor 388 dem NAND-Tor 352 zugeordnet. Das UND-Tor 384 besitzt daher z. B. einen ersten Eingang vom NAND-Tor 352 und einen zweiten Eingang vom NAND-Tor 350. Wenn einer von diesen Eingängen null ist, wird eine Null am Ausgang des UND-Tors 384 erzeugt, wodurch das Flip-Flop 376 daran gehindert wird, gesetzt zu werden. Wenn immer daher einer der Prozessoren 2 oder 3 Zugriff zum Speicher 50 besitzt, kann der Prozessor 1 keinen Zugriff erlangen und den gesetzten Zugriff unterbrechen. Die UND-Tore 386 und 388 sind in ähnlicher Weise geschaltet. Die Fähigkeit des gemeinsam genutzten Speichers nach Fig.4, die Unterbrechung eines Vorganges zwischen einem Prozessor und dem Speicher zu verhindern, verhindert die vorzei-

17 18

üge Unterbrechung eines Vorganges mit dem Speicher. eines hohen Signals von einem der ODER-Tbre 326,328 Der Speicher 300 enthält eine Anordnung, um zu be- und 330 mit einem Bedienungsaufruf der durch ein hostimmen; welcher von zwei Speicheranrufen durchge- hes Signal von den UND-Toren 102,104 oder 310 angeführt werden wird. Es wird z. B. der Fall betrachtet, daß zeigt wird, erzeugt em Wartesignal am Ausgang eines Bedienungsanforderungen oder -aufrufe von den Pro- 5 oder mehrerer NAND-Tore 116 118 und 312 und zeigt zessoren 1 und 2 empfangen werden, daß daher also dem betreffenden Prozessor an, daß einer der anderen logische Signale mit hohen Werten an den Ausgängen Prozessoren augenblicklich den Speicher benutzt, und der UND-Tore 102 bzw. 104 empfangen werden. Es daß daher der anrufende Prozessor warten muß, obwohl wird weiter angenommen, daß der Prozessor 2 zuletzt die Bedienung angerufen wurde. Zugriff zum Speicher 50 hatte, und daß das Flip-Flop io Unter bestimmten Bedingungen können von zwei 362 daher gesetzt ist und ein niederes Ausgangssignal Prozessoren gleichzeitig Bedienungsanforderungen am Ausgang des NAND-Tors 368 und ein hohes Aus- empfangen werden, wobei keiner der beiden Prozessogangssignai am Ausgang des NAND-Tors 366 erzeugt ren derjenige Prozessor war, der zuletzt Zugriff zum Es wWd ferner angenommen, daß die Flip-Flops 376 und Speicher 50 besaß. Obwohl der Speicher 300 einen der 364 zurückgesetzt sind und niedere Signale an den Aus- 15 -mfordernden Prozessoren auf einer mehr oder weniger Känsen der UND-Tore 360 und 370 erzeugen. Diese zufälligen Basis bedient, kann es wünschenswert sein, niederen Signale werden den NAND-Toren 320 bzw. einen Zugriff mit Priorität vorzusehen. Es kann daher 324 zugeführt, die hohe Signale an deren Ausgängen wünschenswert sein, ^K*P^^ätenJ°^^eh7-°!,^{e V}°? abgeben, wobei diese hohen Signale dem NAND-Tor den Ausgängen der NAND-Tore 348,350 und 352 nach 350 zugeführt werden. Da die Bedienungsaufrufe von 20 Masse geschaltet sind. Diese Kondensatoren liefern eiden Prozessoren 1 und 2 empfangen werden, wodurch πε bestimmte Verzögerung in der Antwort der NAND-hohe Signale an den Ausgängen der UND-Tore 102 und Tore 348, 350 und 352 entsprechend der Große des 104 geliefert werden, sind die Ausgänge der NAND-To- Kondensators. Es ist das demjenigen Mikroprozessor re 320 bzw 322 bzw. 324 hoch bzw. nieder bzw. hoch, zugeordnete NAND-Tor, der die höchste Priorität bewobei angenommen wird, daß die den Eingängen 340, 25 sitzen soll, mit dem kleinsten oder gar keinem Konden-342 und 344 zugeführten Zustandjsignale alle hoch sind. sator versehen, während das dem Prozessor mit zweiter Das NAND-Tor 322 liefert niedere Signale an die Priorität zugeordnet-; NAND-Tor mit einem etwas gro-NAND-Tore 348,352 und hindert daran die Flip-Flops ßeren Kondensator versehen ist, und wahrend das dem 376 und 364, gesetzt zu werden, so daß lediglich das letzten Prozessor zugeordnete NAND-Tor mit dem Flip-Flop 362 gesetet werden kann. Wie angegeben, sind 30 größten Kondensator versehen ist alle Eingänge des NAND-Tors 350 hoch, wodurch ein An Hand der F i g. 4 läßt sich die Art der Antwort des

niederes Ausgangssignal an diesem Tor erzeugt wird, gemeinsam genuteten Speichers 300 auf eine Vielzahl welches das Flip-Flop 362 setzt und den Prozessor 2 mit von Bedienungsanforderungsbedingungen leicht erkendem Speicher 50 verbindet nen. Es wird daher nicht als erforderlich angesehen, spe-

Die Zustandseingangssignale, die den Eingängen 340, 35 zielle Betriebsbedingungen in weiteren Einzelheiten zu 342 und 344 zugeführt werden, werden nur wichtig, beschreiben. Die Bezugnahme auf die Fig.2 bis 4 und wenn gleichzeitig Bedienungsaufrufe von zwei oder die entsprechenden Beschreibungsteile ermögliche* es mehr Prozessoren vorhanden sind. In diesem Fall wird dem Fachmann, einen erfindungsgemaßen Speicher so einem Prozessor nur so lange Zugriff zum Speicher ge- zu erweitern, daß er auch von ein^r größeren Anzahl währt, wie dessen Zustandsinformation einen Aktivbe- 40 von Prozessoren als m irgendeinem der geschilderten trieb anzeigt, der Zugriff wird entfernt und dem anderen Beispiele angegeben benutzbar ist

Prozessor übergeben, wenn ein »Zustands«-Betrieb —. —

durch den ersten Prozessor angezeigt wird. Hierzu 4 Blatt Zeichnungen

Der Betrieb der NAND-Tore 144, 156 und 314 entspricht im wesentlichen demjenigen entsprechender To- 45 re in F i g. 2 und 3. Jedes der Tore liefert ein niederes logisches Signal an seinem Ausgang während der Koinzidenz von: einem Speicherlesesignal, das den Eingängen 240, 242 und 346 zugeführt ist; einem Bedienungsaufruf, der von den UND-Toren 102,104 und 310 gelte- 50 fert ist und einer »Setz«-Bedienung der Flip-Flops 376, 362 und 364. Der Betrieb eines von mehreren Prozessoren gemeinsam genuteten Speichers, bei dem ein Speicherlesesignal verwendet wird, wurde schon erläutert. Das NOR-Tor 390 liefert ein Speicheransteuersignal mit 55 niederem Wert, wenn irgendein UND-Tor 102,104 oder 310 einen Bedienungsaufruf durch Vorhandensein eines hohen logischen Signals an deren Ausgängen anzeigt.

Die ODER-Tore 326, 328 und 330 liefern Signale an die NAND-Tore 116 bzw. 118 bzw. 312, wenn irgendei- 60 nes der Flip-Flops 376,352 und 364 gesetzt ist. So liefert z. B. das ODER-Tor 326 ein hohes Signal an das NAND-Tor 116, wenn eines der beiden Flip-Flops 362 oder 364 gesetzt ist. Ähnlich liefert das ODER-Tor 328 ein hohes Signal an das NAND-Tor 116, wenn eines der Flip-Flops 65 376 oder 364 gesetzt ist. Ferner liefert das ODER-Tor 330 ein hohes Signal an das NAND-Tor 312, wenn eines der Flip-Flops 376 oder 362 gesetzt ist. Die Koinzidenz

Claims (4)

Patentansprüche:

1. Mehrprozessor-Mikrorechnersystem, enthaltend: einen ersten Prozessor mit einem Adressenkanal, einem Eingabedatenkanal und einem Ausgabedatenkanal,

einen zweiten Prozessor mit einem Adressenkanal, einem Eingabedatenkanal und einem Ausgabedatenkanal,

einen gemeinsam benutzten Speicher mit einem Adressenkanal, einem Eingabedatenkanal und einem Ausgabedatenkanal sowie

eine einzige Steuereinrichtung, die an den Adressen- is kanal, den Eingabedatenkanal und den Ausgabedatenkanal des ersten Prozessors, des zweiten Prozessors sowie des gemeinsam benutzten Speichers angeschlossen ist und derart arbeitet, daß sie unter Auswertung von Mustern vorbestimmter Adressenbits, die ihr über die Adressenkanäle des ersten und zweiten Prozessors zuführbar sind, die Kanäle des Speichers mit den jeweils entsprechenden Kanälen eines der beiden Prozessoren wahlweise verbindet,
wobei die Steuereinrichtung, falls sie nur von einem der beiden Prozessoren eine Speicherzugriffsanforderung empfängt, den Adressenkanal, den Eingabedatenkanal und den Ausgabedatenkanal des Speichers mit dem entsprechenden Adressenkanal, Eingabedatenkanal und Ausgabedatenkanal desjenigen Prozessors verbindet, der die Speicherzugriffsanforderung in Foi m der Adressenbits aussendet, und
wobei die Steuereinrichtung l/n Fall gleichzeitiger Speicherzugriffsanforde-ungen durch beide Prozessoren bei der Prozessorauswa* ΐ nach einer Prioritätsregel verfährt,
dadurch gekennzeichnet,
daß die Prioritätsregel darin besteht, daß derjenige Prozessor (12,14) den Speicherzugriff zum Speicher (50) erhält, der als letzter den Speicherzugriff zum Speicher (50) hatte, und

daß die Steuereinrichtung Schaltglieder (62 bis 212 in Fig.2; 62 bis 246 in Fig.3; 62 bis 390 in Fig.4) enthält, die nach Beendigung des Speicherzugriffs eines Prozessors (z. B. 12) ihren durch den Speicherzugriff dieses Prozessors (z. B. 12) verursachten Schaltzustand beibehalten.

2. Mehrprozessor-Mikrorechnersystem nach Anspruch 1, dadurch gekennzeichnet, daß als ein erster Teil der Schaltglieder Dekodiereinrichtungen (102, 104) vorgesehen sind, die mit dem Speicher (50) und den Adressenkaiiälen (18 bzw. 18') des ersten bzw. des zweiten Prozessors (12 bzw. 14) verbunden sind und die den Speicher (50) gegenüber jedem der Prozessoren (12, 14) unter verschiedenen Speicheradressen erscheinen lassen.

3. Mehrprozessor-Mikrorechnersystem nach Anspruch 2, dadurch gekennzeichnet, daß als ein zweiter Teil der Schaltglieder Pufferspeichereinrichtungen (62,64,86,88,94, 96) vorgesehen sind, die dazu dienen, den Adressenkanal (52), den Eingabedatenkanal (54) und den Datenausgabekanal (56) des Speichers (50) mit dem entsprechenden Adressenkanal (18 oder 18'), Eingabedatenkanal (22 oder 22') und Ausgabedatenkanal (20 oder 20') nur desjenigen der beiden Prozessoren (12, 14) zu verbinden, der zur Verbindung mit dem Speicher (50) ausgewählt ist.

4. Mehrprozessor-Mikrorechnersystem nach Anspruch 3, dadurch gekennzeichnet, daß als ein dritter Teil der Schaltglieder eine Setz- und Rücksetzschaltungen (140, 152) aufweisende Flip-Flop-Schaltung (166, 178) vorgesehen ist, die beim Auftreten eines vorbestimmten Musters von Adressenbits am Adressenkanal (18) des ersten Prozessors (12) in den ersten Zustand und beim Auftreten eines vorbestimmten Musters von Adressenbits am Adressenkanal (18') des zweiten Prozessors (14) in den zweiten Zustand schaltet und deren erster oder zweiter Zustand unverändert bleibt, wenn die Muster von Adressenbits, die Speicheradressen des Speichers entsprechen, im wesentlichen gleichzeitig an beiden Adressenkanälen (18, 18') des ersten und zweiten Prozessors (12,14) auftreten.