KR101744150B1 - 멀티프로세서 시스템의 지연관리 장치 및 방법 - Google Patents
멀티프로세서 시스템의 지연관리 장치 및 방법 Download PDFInfo
- Publication number
- KR101744150B1 KR101744150B1 KR1020100125074A KR20100125074A KR101744150B1 KR 101744150 B1 KR101744150 B1 KR 101744150B1 KR 1020100125074 A KR1020100125074 A KR 1020100125074A KR 20100125074 A KR20100125074 A KR 20100125074A KR 101744150 B1 KR101744150 B1 KR 101744150B1
- Authority
- KR
- South Korea
- Prior art keywords
- delay
- processor
- shared memory
- delay signal
- generated
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Abstract
멀티프로세서 시스템의 지연관리 기술을 개시한다. 메모리를 공유하는 멀티프로세서 시스템에 지연관리 장치를 설치하고, 이를 통해 각 프로세서 또는 공유 메모리로부터 발생하는 지연신호 검출시, 멀티프로세서 시스템의 각 프로세서의 동작 지연을 효율적으로 관리함으로써 시스템 성능을 향상시킬 수 있다.
Description
프로세스의 동작 지연 기술과 관련한 것으로, 특히 메모리를 공유하는 멀티프로세서 시스템의 프로세스 동작 지연 관리 기술에 관한 것이다.
멀티프로세서 시스템(multi-processor system)에서 프로세서(processor) 사이의 데이터(data) 전송을 효율적으로 다루기 위한 여러 방법이 있다. 일반적으로 인터커넥션 네트워크(interconnection network)나 버스(bus)를 기준으로 대칭적인 공유 메모리(symmetric shared-memory)를 사용하는 방식과, 분산된 공유 메모리(distributed shared-memory)를 사용하는 방식이 사용된다.
공유 메모리를 사용하는 경우, 인터커넥션 네트워크나 버스를 통하여 데이터가 전송되므로, 공유 메모리를 사용하지 않는 경우와 비교하여 접근 지연(access latency)이 커지게 된다. 따라서, 공유 메모리를 사용하는 경우, 각 프로세서 및 공유 메모리에서 발생하는 지연 신호를 효율적으로 관리해야 한다.
메모리를 공유하는 멀티프로세서 시스템의 각 프로세서 또는 공유 메모리에서 지연 신호 발생시, 각 프로세서의 동작 지연을 관리하는 지연관리 기술을 제공한다.
메모리를 공유하는 멀티프로세서 시스템에 지연관리 장치를 설치하고, 이를 통해 각 프로세서 또는 공유 메모리로부터 발생하는 지연신호 검출시, 멀티프로세서 시스템의 각 프로세서의 동작 지연을 관리한다.
메모리를 공유하는 멀티프로세서 시스템의 각 프로세서 또는 공유 메모리로부터 지연 신호 발생시, 멀티프로세서 시스템의 각 프로세서의 동작을 효율적으로 지연함으로써 시스템 성능을 향상시킬 수 있다.
도 1 은 본 발명에 따른 멀티프로세서 시스템의 지연관리 장치가 설치된 일 예를 도시한 시스템 개요도이다.
도 2 는 본 발명에 따른 멀티프로세서 시스템의 지연관리 장치가 설치된 또 다른 예를 도시한 시스템 개요도이다.
도 3 은 본 발명에 따른 멀티프로세서 시스템의 지연관리 장치의 일 실시예의 구성을 도시한 블럭도이다.
도 4 는 본 발명에 따른 멀티프로세서 시스템의 지연관리 장치에 의한 지연 관리 동작의 일 실시예를 도시한 흐름도이다.
도 2 는 본 발명에 따른 멀티프로세서 시스템의 지연관리 장치가 설치된 또 다른 예를 도시한 시스템 개요도이다.
도 3 은 본 발명에 따른 멀티프로세서 시스템의 지연관리 장치의 일 실시예의 구성을 도시한 블럭도이다.
도 4 는 본 발명에 따른 멀티프로세서 시스템의 지연관리 장치에 의한 지연 관리 동작의 일 실시예를 도시한 흐름도이다.
이하, 첨부된 도면을 참조하여 기술되는 바람직한 실시예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다.
본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
본 발명 명세서 전반에 걸쳐 사용되는 용어들은 본 발명 실시예에서의 기능을 고려하여 정의된 용어들로서, 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있는 사항이므로, 이 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1 은 본 발명에 따른 멀티프로세서 시스템의 지연관리 장치가 설치된 일 예를 도시한 시스템 개요도, 도 2 는 본 발명에 따른 멀티프로세서 시스템의 지연관리 장치가 설치된 또 다른 예를 도시한 시스템 개요도이다.
지연관리 장치(100)는 도 1 에 도시한 바와 같이 메모리를 공유하는 멀티프로세서 시스템의 각 프로세서(10) 마다 각각 설치되어 각 프로세서의 동작 지연을 관리하도록 구현될 수도 있고, 도 2 에 도시한 바와 같이 메모리를 공유하는 멀티프로세서 시스템에 통합 설치되어 각 프로세서(10)의 동작 지연을 통합적으로 관리하도록 구현될 수 있다.
도 1 및 도 2 에서 공유 메모리(20)는 다수의 프로세서(10)들이 공유하는 메모리이고, 전용 메모리(30)는 프로세서(10)들 각각이 전용으로 사용하는 메모리이고, 데이터 메모리 컨트롤러(40)는 메모리 접근(memory access) 제어하는 등의 역할을 수행하고, 디코더(50)는 메모리 접근 주소를 번역하는 등의 역할을 수행한다.
멀티프로세서 시스템(multi-processor system)의 프로세서(10)들간의 데이터 전송이 많은 경우, 프로세서간에 공유 메모리(20)를 두어 접근 지연을 최소화하는 이퀄 모델 스케쥴링(Equal model scheduling) 기법이 적용될 수 있다.
이퀄 모델 스케쥴링 기법을 사용하는 프로세서의 경우, 메모리들이 고정된 지연(latency)을 보장하도록 하드웨어가 설계되어야 한다. 여기서, 지연(latency)이란 메모리 읽기 요청(read request) 발생 후, 실제 데이터가 읽혀지는 싸이클(cycle)을 의미한다.
예를 들어, 메모리 요청 충돌(memory request conflict)에 의해 지연(latency)이 고정값보다 길어지게 되면 프로세서의 동작을 일시 정지하도록 설계되어야 한다.
또한, 에러 등에 의해 프로세서가 일시 정지되었을 경우 메모리는 이전에 요청되어 대기중인 데이터(data)에 대하여 바로 처리를 하지 않고, 프로세서가 재동작하기를 기다린 후 정해진 지연(latency) 시간이 지난 다음 데이터를 프로세서에 전달하도록 설계되어야 한다.
한편, 이퀄 모델 스케쥴링 기법을 사용하는 프로세서는 각 명령(instruction)에 소요되는 싸이클(cycle)이 정해져 있기 때문에, 메모리 동작(memory operation)을 발생시키는 명령이 프로세서의 내부 메모리(L0 memory)가 아닌 외부 메모리(L1 memory, L2 memory 등)를 사용할 경우, 지연(latency)이 보장되지 않아 프로세서의 성능 저하가 발생한다.
따라서, 지연관리 장치(100)를 통해 메모리를 공유하는 멀티프로세서 시스템의 각 프로세서 또는 공유 메모리로부터 지연 신호 발생시, 멀티프로세서 시스템의 각 프로세서의 동작을 효율적으로 지연함으로써 시스템 성능을 향상시킨다.
도 3 은 본 발명에 따른 멀티프로세서 시스템의 지연관리 장치의 일 실시예의 구성을 도시한 블럭도이다. 도 3 에 도시한 바와 같이, 이 실시예에 따른 멀티프로세서 시스템의 지연관리 장치(100)는 지연신호 검출부(110)와, 지연 관리부(120)를 포함한다.
지연신호 검출부(110)는 메모리를 공유하는 멀티프로세서 시스템의 각 프로세서(10) 또는 공유 메모리(20)로부터 발생하는 지연신호를 검출한다. 예컨대, 지연신호 검출부(110)가 특정 프로세서의 전용 메모리(30) 또는 특정 프로세서 자체의 캐시 메모리(도면 도시 생략) 에러가 발생한 경우, 해당 프로세서에서의 지연신호 발생을 검출하도록 구현할 수 있다.
지연 관리부(120)는 지연신호 검출부(110)에 의한 지연신호 검출에 따라, 멀티프로세서 시스템의 각 프로세서의 동작 지연을 관리한다. 이 때, 지연 관리부(120)는 특정 프로세서에서 지연신호가 발생했는지 또는 공유 메모리에서 지연신호가 발생했는지에 따라 다음과 같이 구현할 수 있다.
지연 관리부(120)가 지연신호 검출부(110)에 의해 특정 프로세서에서의 지연신호 발생이 검출된 경우, 해당 지연신호가 발생된 프로세서가 공유 메모리를 요청했는지 여부에 따라 지연신호가 발생하지 않은 타 프로세서의 동작 지연을 관리하도록 구현할 수 있다.
만약, 지연신호가 발생된 프로세서가 공유 메모리를 요청하지 않은 경우, 지연 관리부(120)가 지연신호가 발생하지 않은 타 프로세서 또는 공유 메모리의 동작을 지연시키지 않도록 구현할 수 있다.
즉, 지연신호가 발생된 프로세서가 공유 메모리를 요청하지 않으면, 공유 메모리를 사용하는 타 프로세서 및 공유 메모리의 동작에 영향을 주지 않으므로, 지연신호가 발생하지 않은 타 프로세서 또는 공유 메모리의 동작을 지연시킬 필요가 없기 때문에 지연 관리부(120)가 지연신호가 발생하지 않은 타 프로세서 또는 공유 메모리의 동작을 지연시키지 않도록 한다.
만약, 지연 관리부(120)가 지연신호가 발생된 프로세서가 공유 메모리를 요청한 경우, 지연신호가 발생하지 않은 타 프로세서의 동작을 일시 정지시켜 지연하도록 구현할 수도 있다.
즉, 지연신호가 발생된 프로세서가 공유 메모리를 요청하면, 공유 메모리를 사용하는 타 프로세서 및 공유 메모리의 동작에 영향을 주므로, 지연신호가 발생하지 않은 타 프로세서 또는 공유 메모리의 동작을 지연시킬 필요가 있기 때문에 지연 관리부(120)가 지연신호가 발생하지 않은 타 프로세서의 동작을 일시 정지시켜 지연시킨다.
이 때, 지연 관리부(120)가 지연신호가 발생된 프로세서가 공유 메모리를 요청한 경우, 새로운 공유 메모리 요청시 초기화되어 매 싸이클 마다 변경되는 공유 메모리 타임 스탬프 값을 변경하지 않고, 공유 메모리에 저장된 데이터를 대기시켜 지연하도록 구현할 수도 있다.
즉, 특정 프로세서에 지연신호가 발생되어 지연신호가 발생하지 않은 타 프로세서의 동작이 일시 정지된 경우, 공유 메모리는 이전에 요청되어 대기중인 데이터(data)에 대하여 바로 처리를 하지 않고, 일시 정지된 프로세서가 재동작하기를 기다린 후 정해진 지연(latency) 시간이 지난 다음 데이터를 프로세서에 전달한다.
한편, 지연 관리부(120)가 지연신호 검출부(110)에 의해 공유 메모리에서의 지연신호 발생이 검출된 경우, 특정 프로세서의 공유 메모리 요청 여부에 상관없이 공유 메모리를 공유하는 모든 프로세서의 동작을 일시 정지시켜 지연하도록 구현할 수 있다.
즉, 공유 메모리에서 지연신호가 발생하면, 공유 메모리를 사용하는 모든 프로세서의 동작에 영향을 주므로, 특정 프로세서의 공유 메모리 요청 여부에 상관없이 공유 메모리를 공유하는 모든 프로세서의 동작을 일시 정지시켜 지연시킨다.
따라서, 멀티프로세서 시스템의 지연관리 장치(100)가 지연신호 검출부(110)에 의해 특정 프로세서에서 지연신호가 발생했다 검출된 경우에는 해당 지연신호가 발생된 프로세서가 공유 메모리를 요청시에만 지연신호가 발생하지 않은 타 프로세서의 동작을 일시 정지시켜 지연한다.
한편, 멀티프로세서 시스템의 지연관리 장치(100)가 지연신호 검출부(110)에 의해 공유 메모리에서 지연신호가 발생했다 검출된 경우에는 특정 프로세서의 공유 메모리 요청 여부에 상관없이 공유 메모리를 공유하는 모든 프로세서의 동작을 일시 정지시켜 지연한다.
이렇게 함에 의해, 이 실시예에 따른 멀티프로세서 시스템의 지연관리 장치(100)는 메모리를 공유하는 멀티프로세서 시스템의 각 프로세서 또는 공유 메모리로부터 지연 신호 발생시, 멀티프로세서 시스템의 각 프로세서의 동작을 효율적으로 지연함으로써 시스템 성능을 향상시킬 수 있게 된다.
이상에서 설명한 바와 같은 멀티프로세서 시스템의 지연관리 장치(100)의 지연 관리 동작을 도 4 를 참조하여 알아본다. 도 4 는 본 발명에 따른 멀티프로세서 시스템의 지연관리 장치에 의한 지연 관리 동작의 일 실시예를 도시한 흐름도이다.
먼저, 지연신호 검출단계(410)에서 지연관리 장치가 메모리를 공유하는 멀티프로세서 시스템의 각 프로세서 또는 공유 메모리로부터 발생하는 지연신호를 검출한다.
예컨대, 상기 지연신호 검출단계(410)에서 지연관리 장치가 특정 프로세서의 전용 메모리 또는 특정 프로세서 자체의 캐시 메모리 에러가 발생한 경우, 해당 프로세서에서의 지연신호 발생을 검출하도록 구현할 수 있다.
그 다음, 지연 관리단계(420)에서 지연관리 장치가 지연신호 검출단계(410)에 의한 지연신호 검출에 따라, 멀티프로세서 시스템의 각 프로세서의 동작 지연을 관리한다. 구체적으로, 지연 관리단계(420)는 다음과 같이 구현될 수 있다.
만약, 지연신호 검출단계(410)에 의해 특정 프로세서에서의 지연신호 발생이 검출된 경우, 지연관리 장치가 해당 지연신호가 발생된 프로세서가 공유 메모리를 요청했는지 여부(421)에 따라 지연신호가 발생하지 않은 타 프로세서의 동작 지연을 관리한다.
만약, 지연신호가 발생된 프로세서가 공유 메모리를 요청하지 않은 경우, 지연관리 장치가 지연신호가 발생하지 않은 타 프로세서 또는 공유 메모리의 동작을 지연시키지 않는다(422).
즉, 지연신호가 발생된 프로세서가 공유 메모리를 요청하지 않으면, 공유 메모리를 사용하는 타 프로세서 및 공유 메모리의 동작에 영향을 주지 않으므로, 지연신호가 발생하지 않은 타 프로세서 또는 공유 메모리의 동작을 지연시킬 필요가 없기 때문에 지연관리 장치가 지연신호가 발생하지 않은 타 프로세서 또는 공유 메모리의 동작을 지연시키지 않도록 한다.
만약, 지연신호가 발생된 프로세서가 공유 메모리를 요청한 경우, 지연관리 장치가 지연신호가 발생하지 않은 타 프로세서의 동작을 일시 정지시켜 지연(423)하고, 새로운 공유 메모리 요청시 초기화되어 매 싸이클 마다 변경되는 공유 메모리 타임 스탬프 값을 변경하지 않고, 공유 메모리에 저장된 데이터를 대기시켜 지연한다(424).
즉, 지연신호가 발생된 프로세서가 공유 메모리를 요청하면, 공유 메모리를 사용하는 타 프로세서 및 공유 메모리의 동작에 영향을 주므로, 지연신호가 발생하지 않은 타 프로세서 또는 공유 메모리의 동작을 지연시킬 필요가 있기 때문에 지연관리 장치가 지연신호가 발생하지 않은 타 프로세서의 동작을 일시 정지시켜 지연시킨다.
이 때, 공유 메모리는 이전에 요청되어 대기중인 데이터(data)에 대하여 바로 처리를 하지 않고, 일시 정지된 프로세서가 재동작하기를 기다린 후 정해진 지연(latency) 시간이 지난 다음 데이터를 프로세서에 전달한다.
한편, 지연신호 검출단계(410)에 의해 공유 메모리에서의 지연신호 발생이 검출된 경우, 지연관리 장치가 특정 프로세서의 공유 메모리 요청 여부에 상관없이 공유 메모리를 공유하는 모든 프로세서의 동작을 일시 정지시켜 지연(425)한다.
즉, 공유 메모리에서 지연신호가 발생하면, 공유 메모리를 사용하는 모든 프로세서의 동작에 영향을 주므로, 지연관리 장치가 특정 프로세서의 공유 메모리 요청 여부에 상관없이 공유 메모리를 공유하는 모든 프로세서의 동작을 일시 정지시켜 지연시킨다.
이렇게 함에 의해, 멀티프로세서 시스템의 지연관리 장치가 메모리를 공유하는 멀티프로세서 시스템의 각 프로세서 또는 공유 메모리로부터 지연 신호 발생시, 멀티프로세서 시스템의 각 프로세서의 동작을 효율적으로 지연함으로써 시스템 성능을 향상시킬 수 있게 된다.
본 발명은 첨부된 도면에 의해 참조되는 바람직한 실시예를 중심으로 기술되었지만, 이러한 기재로부터 후술하는 특허청구범위에 의해 포괄되는 범위 내에서 본 발명의 범주를 벗어남이 없이 다양한 변형이 가능하다는 것은 명백하다.
100 : 지연관리 장치 110 : 지연신호 검출부
120 : 지연 관리부
120 : 지연 관리부
Claims (14)
- 메모리를 공유하는 멀티프로세서 시스템의 각 프로세서 또는 공유 메모리로부터 발생하는 지연신호를 검출하는 지연신호 검출부와;
상기 지연신호 검출부에 의한 지연신호 검출에 따라, 상기 멀티프로세서 시스템의 각 프로세서의 동작 지연을 관리하는 지연 관리부를 포함하고,
상기 지연 관리부는,
상기 지연신호 검출부에 의해 특정 프로세서에서의 지연신호 발생이 검출된 경우, 해당 지연신호가 발생된 프로세서가 공유 메모리를 요청했는지 여부에 따라 지연신호가 발생하지 않은 타 프로세서의 동작 지연을 관리하되, 상기 지연신호가 발생된 프로세서가 공유 메모리를 요청한 경우, 상기 지연신호가 발생하지 않은 타 프로세서의 동작을 일시 정지시켜 지연하고,
상기 지연신호 검출부에 의해 공유 메모리에서의 지연신호 발생이 검출된 경우, 특정 프로세서의 공유 메모리 요청 여부에 상관없이 공유 메모리를 공유하는 모든 프로세서의 동작을 일시 정지시켜 지연하는 멀티프로세서 시스템의 지연관리 장치. - 삭제
- 제 1 항에 있어서,
상기 지연 관리부가:
지연신호가 발생된 프로세서가 공유 메모리를 요청하지 않은 경우, 지연신호가 발생하지 않은 타 프로세서 또는 공유 메모리의 동작을 지연시키지 않는 멀티프로세서 시스템의 지연관리 장치. - 삭제
- 제 1 항에 있어서,
상기 지연 관리부가:
새로운 공유 메모리 요청시 초기화되어 매 싸이클 마다 변경되는 공유 메모리 타임 스탬프 값을 변경하지 않고, 공유 메모리에 저장된 데이터를 대기시켜 지연하는 멀티프로세서 시스템의 지연관리 장치. - 삭제
- 제 1 항에 있어서,
상기 지연신호 검출부가:
특정 프로세서의 전용 메모리 또는 특정 프로세서 자체의 캐시 메모리 에러가 발생한 경우, 해당 프로세서에서의 지연신호 발생을 검출하는 멀티프로세서 시스템의 지연관리 장치. - 지연관리 장치가 메모리를 공유하는 멀티프로세서 시스템의 각 프로세서 또는 공유 메모리로부터 발생하는 지연신호를 검출하는 지연신호 검출단계와;
지연관리 장치가 상기 지연신호 검출단계에 의한 지연신호 검출에 따라, 상기 멀티프로세서 시스템의 각 프로세서의 동작 지연을 관리하는 지연 관리단계를 포함하고,
상기 지연 관리단계는,
상기 지연신호 검출단계에 의해 특정 프로세서에서의 지연신호 발생이 검출된 경우, 지연관리 장치가 해당 지연신호가 발생된 프로세서가 공유 메모리를 요청했는지 여부에 따라 지연신호가 발생하지 않은 타 프로세서의 동작 지연을 관리하되, 상기 지연신호가 발생된 프로세서가 공유 메모리를 요청한 경우, 상기 지연관리 장치가 상기 지연신호가 발생하지 않은 타 프로세서의 동작을 일시 정지시켜 지연하는 단계와,
상기 지연신호 검출단계에 의해 공유 메모리에서의 지연신호 발생이 검출된 경우, 특정 프로세서의 공유 메모리 요청 여부에 상관없이 공유 메모리를 공유하는 모든 프로세서의 동작을 일시 정지시켜 지연하는 단계를 포함하는 멀티프로세서 시스템의 지연관리 방법. - 삭제
- 제 8 항에 있어서,
상기 지연 관리단계에서:
지연신호가 발생된 프로세서가 공유 메모리를 요청하지 않은 경우, 지연관리 장치가 지연신호가 발생하지 않은 타 프로세서 또는 공유 메모리의 동작을 지연시키지 않는 멀티프로세서 시스템의 지연관리 방법. - 삭제
- 제 8 항에 있어서,
상기 지연 관리단계에서:
지연관리 장치가 새로운 공유 메모리 요청시 초기화되어 매 싸이클 마다 변경되는 공유 메모리 타임 스탬프 값을 변경하지 않고, 공유 메모리에 저장된 데이터를 대기시켜 지연하는 멀티프로세서 시스템의 지연관리 방법. - 삭제
- 제 8 항에 있어서,
상기 지연신호 검출단계에서:
지연관리 장치가 특정 프로세서의 전용 메모리 또는 특정 프로세서 자체의 캐시 메모리 에러가 발생한 경우, 해당 프로세서에서의 지연신호 발생을 검출하는 멀티프로세서 시스템의 지연관리 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100125074A KR101744150B1 (ko) | 2010-12-08 | 2010-12-08 | 멀티프로세서 시스템의 지연관리 장치 및 방법 |
| US13/163,948 US9524266B2 (en) | 2010-12-08 | 2011-06-20 | Latency management system and method for multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100125074A KR101744150B1 (ko) | 2010-12-08 | 2010-12-08 | 멀티프로세서 시스템의 지연관리 장치 및 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120063900A KR20120063900A (ko) | 2012-06-18 |
| KR101744150B1 true KR101744150B1 (ko) | 2017-06-21 |
Family
ID=46200596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100125074A KR101744150B1 (ko) | 2010-12-08 | 2010-12-08 | 멀티프로세서 시스템의 지연관리 장치 및 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9524266B2 (ko) |
| KR (1) | KR101744150B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050273310A1 (en) * | 2004-06-03 | 2005-12-08 | Newburn Chris J | Enhancements to performance monitoring architecture for critical path-based analysis |
| US20080082728A1 (en) * | 2006-09-28 | 2008-04-03 | Shai Traister | Memory systems for phased garbage collection using phased garbage collection block or scratch pad block as a buffer |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5167022A (en) * | 1988-10-25 | 1992-11-24 | Hewlett-Packard Company | Multiprocessor bus locking system with a winning processor broadcasting an ownership signal causing all processors to halt their requests |
| JP3661235B2 (ja) * | 1995-08-28 | 2005-06-15 | 株式会社日立製作所 | 共有メモリシステム、並列型処理装置並びにメモリｌｓｉ |
| US6567873B1 (en) * | 2000-02-29 | 2003-05-20 | Novell, Inc. | Spinlock with adaptive delay |
| JP2005352559A (ja) | 2004-06-08 | 2005-12-22 | Matsushita Electric Ind Co Ltd | マルチプロセッサシステムにおけるデータ転送方法 |
| US8316048B2 (en) * | 2004-08-17 | 2012-11-20 | Hewlett-Packard Development Company, L.P. | Method and apparatus for managing a data structure for multi-processor access |
| US7539821B2 (en) * | 2004-12-28 | 2009-05-26 | Sap Ag | First in first out eviction implementation |
| JP2007280127A (ja) | 2006-04-07 | 2007-10-25 | Oki Electric Ind Co Ltd | プロセッサ間通信方法 |
| KR20070112950A (ko) | 2006-05-24 | 2007-11-28 | 삼성전자주식회사 | 멀티-포트 메모리 장치, 멀티-포트 메모리 장치를 포함하는멀티-프로세서 시스템, 및 멀티-프로세서 시스템의 데이터전달 방법 |
| JP2009116561A (ja) | 2007-11-06 | 2009-05-28 | Mitsubishi Electric Corp | データ転送システム |
| KR101669989B1 (ko) * | 2010-05-27 | 2016-10-28 | 삼성전자주식회사 | 파이프라인 프로세서 및 이퀄 모델 보존 방법 |
-
2010
- 2010-12-08 KR KR1020100125074A patent/KR101744150B1/ko active IP Right Grant
-
2011
- 2011-06-20 US US13/163,948 patent/US9524266B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050273310A1 (en) * | 2004-06-03 | 2005-12-08 | Newburn Chris J | Enhancements to performance monitoring architecture for critical path-based analysis |
| US20080082728A1 (en) * | 2006-09-28 | 2008-04-03 | Shai Traister | Memory systems for phased garbage collection using phased garbage collection block or scratch pad block as a buffer |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120151154A1 (en) | 2012-06-14 |
| US9524266B2 (en) | 2016-12-20 |
| KR20120063900A (ko) | 2012-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7516336B2 (en) | System and method for power reduction by sequestering at least one device or partition in a platform from operating system access | |
| US20150058522A1 (en) | Detection of hot pages for partition migration | |
| US8977681B2 (en) | Pre-fetching data | |
| US20140006764A1 (en) | Methods, systems and apparatus to improve system boot speed | |
| US20150058521A1 (en) | Detection of hot pages for partition hibernation | |
| US20150113088A1 (en) | Persistent caching for operating a persistent caching system | |
| US11579874B2 (en) | Handling an input/output store instruction | |
| CN102646446A (zh) | 硬件动态高速缓存电源管理 | |
| US9170963B2 (en) | Apparatus and method for generating interrupt signal that supports multi-processor | |
| US9183150B2 (en) | Memory sharing by processors | |
| US10997075B2 (en) | Adaptively enabling and disabling snooping bus commands | |
| US8904102B2 (en) | Process identifier-based cache information transfer | |
| US9189405B2 (en) | Placement of data in shards on a storage device | |
| US20170041402A1 (en) | Method for transparently connecting augmented network socket operations | |
| US9075795B2 (en) | Interprocess communication | |
| KR101744150B1 (ko) | 멀티프로세서 시스템의 지연관리 장치 및 방법 | |
| US20070115983A1 (en) | Methods and system to offload data processing tasks | |
| US20190087351A1 (en) | Transaction dispatcher for memory management unit | |
| WO2017011021A1 (en) | Systems and methods facilitating reduced latency via stashing in systems on chips | |
| US8214448B2 (en) | Optimized utilization of DMA buffers for incoming data packets in a network protocol | |
| KR101203157B1 (ko) | 데이터 전달 시스템, 장치 및 방법 | |
| JP2015197802A (ja) | 情報処理装置、情報処理方法及びプログラム | |
| US20080288967A1 (en) | Procedure calling method, procedure calling program, and computer product | |
| US10728331B2 (en) | Techniques for dynamic cache use by an input/output device | |
| JPH09244989A (ja) | バスアクセス方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |