JP2008217948A - Sdram制御回路及び情報処理装置 - Google Patents
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Abstract
【解決手段】SDRAM制御回路(メモリ制御ASIC20)を、SDRAM25に定期的にリフレッシュ動作を行わせる機能と、所定の省電力モード移行要イベントが発生した場合には、SDRAM25へのCKEのレベルをローレベルに変更してから、出力するCLKの周波数を下げ、所定の通常モード移行要イベントが発生した場合には、出力するCLKの周波数を通常周波数に戻してから、CKEのレベルをハイレベルに変更する機能とを有する回路としておく。
【選択図】図2
Description
上記した情報処理装置10,メモリ制御ASIC20は、各種の変形を行うことが出来る。例えば、メモリ制御ASIC20(メモリ制御回路22)を、SDRAM25がパワーダウンモード時にCLK信号の供給を停止できるものであるか否かを設定しておくためのレジスタを有する回路(SDRAMタイプピンとして使用されるピンがない回路)に変形しておくことが出来る。また、メモリ制御ASIC20を、接続されているSDRAMの種類を自動判別する回路(SPDを有するSDRAMモジュールと接続されて使用される回路)に変形することも出来る。
12 コントローラ、 20 メモリ制御ASIC
22 メモリ制御回路、 25 SDRAM
Claims (4)
- SDRAMを制御するためのSDRAM制御回路であって、
所定周波数の通常クロック信号,及び,前記所定周波数よりも低周波数の省電力モード用クロック信号のいずれかを,前記SDRAMへ出力するためのクロック信号出力回路と、
所定の省電力モード移行要イベントが発生した場合には、前記SDRAMへのクロックイネーブル信号のレベルをローレベルに変更してから、前記省電力モード用クロック信号を出力するように前記クロック信号出力回路を制御し、所定の通常モード移行要イベントが発生した場合には、前記通常クロック信号を出力するように前記クロック信号出力回路を制御してから、前記SDRAMへのクロックイネーブル信号のレベルをハイレベルに変更する動作モード制御回路と、
前記SDRAMにリフレッシュ動作を行わせるための制御処理を,定期的、かつ,前記クロック信号出力回路が出力しているクロック信号の周波数とは無関係に、行うフレッシュ動作制御回路と
を備えることを特徴とするSDRAM制御回路。 - 前記クロック信号出力回路が、
クロック信号を出力しない状態を取り得る回路であり、
前記動作モード制御回路が、所定の指示が与えられている場合、
前記省電力モード移行要イベントが発生した場合、前記SDRAMへのクロックイネーブル信号のレベルをローレベルに変更してから、クロック信号の出力を停止するように前記クロック信号出力回路を制御し、前記通常モード移行要イベントが発生した場合、前記通常クロック信号を出力するように前記クロック信号出力回路を制御してから、前記SDRAMへのクロックイネーブル信号のレベルをハイレベルに変更する回路として機能する回路である
ことを特徴とする請求項1記載のSDRAM制御回路。 - SDRAMを制御するためのSDRAM制御回路であって、
所定周波数のクロック信号を出力することと、クロック信号の出力を停止することが可能なクロック信号出力回路と、
所定の省電力モード移行要イベントが発生した場合には、前記SDRAMへのクロックイネーブル信号のレベルをローレベルに変更してから、前記クロック信号の出力を停止するように前記クロック信号出力回路を制御し、所定の通常モード移行要イベントが発生した場合には、前記通常クロック信号を出力するように前記クロック信号出力回路を制御してから、前記SDRAMへのクロックイネーブル信号のレベルをハイレベルに変更する動作モード制御回路と、
前記SDRAMにリフレッシュ動作を行わせるための制御処理を,定期的、かつ,前記クロック信号出力回路が出力しているクロック信号の周波数とは無関係に、行うフレッシュ動作制御回路と
を備えることを特徴とするSDRAM制御回路。 - 請求項1乃至請求項3のいずれかに記載のSDRAM制御回路と、
前記SDRAM制御回路に接続されたSDRAMと
を含むことを特徴とする情報処理装置。
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