JP2008217948A - Sdram control circuit and information processor - Google Patents
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- 230000007704 transition Effects 0.000 claims abstract description 17
- 230000006870 function Effects 0.000 claims abstract 3
- 230000010365 information processing Effects 0.000 claims description 23
- 230000008859 change Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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Abstract
Description
本発明は、ＳＤＲＡＭを制御するためのＳＤＲＡＭ制御回路と、ＳＤＲＡＭが用いられている情報処理装置とに、関する。 The present invention relates to an SDRAM control circuit for controlling an SDRAM and an information processing apparatus using the SDRAM.
近年の，ＳＤＲＡＭが用いられている情報処理装置の中には、省電力モードにおける消費電力をより低減するために、省電力モードへの移行時に、ＳＤＲＡＭがセルフリフレッシュモードでの動作を開始し、ＳＤＲＡＭへのクロック信号がより低周波数のものに変更されるようにした装置（例えば、特許文献１参照）が存在しているのであるが、その種の情報処理装置は、ＳＤＲＡＭをアクセス可能な状態とするために、セルフリフレッシュ終了コマンドをＳＤＲＡＭへ送信してから、所定時間（セルフリフレッシュリカバリタイム）が経過しないと、ＳＤＲＡＭへのアクセスが開始できない（省電力モードから通常モードへの復帰に、時間がかかる）という欠点を有するものとなっている。 Among recent information processing devices in which SDRAM is used, in order to further reduce power consumption in the power saving mode, the SDRAM starts to operate in the self-refresh mode when shifting to the power saving mode, There is an apparatus (for example, see Patent Document 1) in which the clock signal to the SDRAM is changed to one having a lower frequency, but such an information processing apparatus is in a state in which the SDRAM can be accessed. Therefore, access to the SDRAM cannot be started until a predetermined time (self-refresh recovery time) has elapsed since the self-refresh end command has been transmitted to the SDRAM (it takes time to return from the power saving mode to the normal mode). It has a disadvantage that it takes.
そこで、本発明の課題は、省電力モード時の消費電力が少なく、かつ、省電力モードから通常モードへの復帰に時間がかからないＳＤＲＡＭ制御回路を、提供することにある。 Accordingly, an object of the present invention is to provide an SDRAM control circuit that consumes less power in the power saving mode and does not take time to return from the power saving mode to the normal mode.
また、本発明の他の課題は、ＳＤＲＡＭを備えた情報処理装置であって、省電力モード時の消費電力が少なく、かつ、省電力モードから通常モードへの復帰に時間がかからない情報処理装置を、提供することにある。 Another object of the present invention is an information processing apparatus including an SDRAM, which consumes less power in the power saving mode and does not take time to return from the power saving mode to the normal mode. , To provide.
上記課題を解決するために、本発明の第１の態様のＳＤＲＡＭ制御回路は、所定周波数の通常クロック信号，及び，所定周波数よりも低周波数の省電力モード用クロック信号のいずれかを，ＳＤＲＡＭへ出力するためのクロック信号出力回路と、所定の省電力モード移行要イベントが発生した場合には、ＳＤＲＡＭへのクロックイネーブル信号のレベルをローレベルに変更してから、省電力モード用クロック信号を出力するようにクロック信号出力回路を制御し、所定の通常モード移行要イベントが発生した場合には、通常クロック信号を出力するようにクロック信号出力回路を制御してから、ＳＤＲＡＭへのクロックイネーブル信号のレベルをハイレベルに変更する動作モード制御回路と、ＳＤＲＡＭにリフレッシュ動作を行わせるための制御処理を，定期的、かつ，クロック信号出力回路が出力しているクロック信号の周波数とは無関係に、行うフレッシュ動作制御回路とを、備える。 In order to solve the above-described problem, the SDRAM control circuit according to the first aspect of the present invention sends either a normal clock signal having a predetermined frequency or a power-saving mode clock signal having a frequency lower than the predetermined frequency to the SDRAM. Clock signal output circuit for output and when a predetermined power saving mode transition required event occurs, change the clock enable signal level to SDRAM to low level and then output the power saving mode clock signal The clock signal output circuit is controlled so that when a predetermined normal mode transition event occurs, the clock signal output circuit is controlled to output the normal clock signal, and then the clock enable signal to the SDRAM is An operation mode control circuit for changing the level to a high level, and a refresh operation for the SDRAM. The control process periodically and independently of the frequency of the clock signal the clock signal output circuit is outputting, and a fresh operation control circuit for, provided.
すなわち、本発明の第１の態様のＳＤＲＡＭ制御回路は、省電力モード時に、ＳＤＲＡＭにセルフリフレッシュモードでの動作を開始させない回路（ＳＤＲＡＭのリフレッシュ動作制御を，省電力モード時も行う回路）となっている。さらに、ＳＤＲＡＭ制御回路は、省電力モード時に、ＳＤＲＡＭへのクロック信号の周波数を下げる回路となっている。従って、このＳＤＲＡＭ制御回路は、省電力モード時の消費電力が少なく、省電力モードから通常モードへの復帰に時間がかからない回路となっていると言うことが出来る。また、このＳＤＲＡＭ制御回路を用いておけば、省電力モード時の消費電力が少なく、省電力モードから通常モードへの復帰に時間がかからない情報処理装置を製造できることになる。 That is, the SDRAM control circuit according to the first aspect of the present invention is a circuit that does not cause the SDRAM to start the operation in the self-refresh mode in the power saving mode (the circuit that performs the refresh operation control of the SDRAM even in the power saving mode). ing. Further, the SDRAM control circuit is a circuit that lowers the frequency of the clock signal to the SDRAM in the power saving mode. Therefore, it can be said that this SDRAM control circuit is a circuit that consumes less power in the power saving mode and does not take time to return from the power saving mode to the normal mode. If this SDRAM control circuit is used, it is possible to manufacture an information processing apparatus that consumes less power in the power saving mode and does not take time to return from the power saving mode to the normal mode.
本発明の第１の態様のＳＤＲＡＭ制御回路を実現するに際しては、クロック信号出力回路を、クロック信号を出力しない状態を取り得る回路としておき、動作モード制御回路を、所定条件が満たされている場合（ＳＤＲＡＭ制御回路の所定のピンが所定レベルとなっている場合、ＳＤＲＡＭ制御回路内のレジスタに所定情報が記憶されている場合，接続されているＳＤＲＡＭモジュールから所定情報が読み出せた場合等）、省電力モード移行要イベントが発生した場合、ＳＤＲＡＭへのクロックイネーブル信号のレベルをローレベルに変更してから、クロック信号の出力を停止するようにクロック信号出力回路を制御し、通常モード移行要イベントが発生した場合、通常クロック信号を出力するようにクロック信号出力回路を制御してから、ＳＤＲＡＭへのクロックイネーブル信号のレベルをハイレベルに変更する回路として機能する回路としておくことが望ましい。 When realizing the SDRAM control circuit according to the first aspect of the present invention, the clock signal output circuit is a circuit that can take a state in which no clock signal is output, and the operation mode control circuit is configured so that a predetermined condition is satisfied. (When a predetermined pin of the SDRAM control circuit is at a predetermined level, when predetermined information is stored in a register in the SDRAM control circuit, when predetermined information can be read from a connected SDRAM module, etc.), When a power saving mode transition-required event occurs, the clock signal output circuit is controlled to stop the output of the clock signal after changing the level of the clock enable signal to the SDRAM to a low level, and the normal mode transition-required event Occurs, control the clock signal output circuit to output the normal clock signal, It is desirable that the circuit functioning as a circuit for changing the level of the clock enable signal to the DRAM at a high level.
何故ならば、本発明の第１の態様のＳＤＲＡＭ制御回路を、そのような形で実現しておけば、クロック信号の供給を停止できるＳＤＲＡＭ（クロックサスペンドが許可されているＳＤＲＡＭ），クロック信号の供給を停止できないＳＤＲＡＭのいずれの制御のためにも使用できるＳＤＲＡＭ制御回路が得られることになるからである。 This is because if the SDRAM control circuit of the first aspect of the present invention is realized in such a manner, the supply of the clock signal can be stopped (SDRAM in which clock suspend is permitted), This is because an SDRAM control circuit that can be used for any control of the SDRAM whose supply cannot be stopped is obtained.
また、本発明の第２の態様のＳＤＲＡＭ制御回路は、所定周波数のクロック信号を出力することと、クロック信号の出力を停止することが可能なクロック信号出力回路と、所定の省電力モード移行要イベントが発生した場合には、ＳＤＲＡＭへのクロックイネーブル信号のレベルをローレベルに変更してから、クロック信号の出力を停止するようにクロック信号出力回路を制御し、所定の通常モード移行要イベントが発生した場合には、通常クロック信号を出力するようにクロック信号出力回路を制御してから、ＳＤＲＡＭへのクロックイネーブル信号のレベルをハイレベルに変更する動作モード制御回路と、ＳＤＲＡＭにリフレッシュ動作を行わせるための制御処理を，定期的、かつ，クロック信号出力回路が出力しているクロック信号の周波数とは無関係に、行うフレッシュ動作制御回路とを備える。 The SDRAM control circuit according to the second aspect of the present invention includes a clock signal output circuit capable of outputting a clock signal having a predetermined frequency, stopping the output of the clock signal, and a predetermined power saving mode required. When an event occurs, the level of the clock enable signal to the SDRAM is changed to a low level, and then the clock signal output circuit is controlled to stop the output of the clock signal. If it occurs, the clock signal output circuit is controlled to output a normal clock signal, and then the operation mode control circuit for changing the level of the clock enable signal to the SDRAM to a high level, and the SDRAM is refreshed. The control process to enable the clock signal output from the clock signal output circuit periodically Regardless of the wave number, and a refresh operation control circuit for.
すなわち、本発明の第２の態様のＳＤＲＡＭ制御回路も、省電力モード時に、ＳＤＲＡＭにセルフリフレッシュモードでの動作を開始させない回路（ＳＤＲＡＭのリフレッシュ動作制御を，省電力モード時も行う回路）となっている。また、ＳＤＲＡＭ制御回路は、省電力モード時に、ＳＤＲＡＭへのクロック信号供給を停止する回路となっている。従って、このＳＤＲＡＭ制御回路を、パワーダウンモード時にクロック信号の供給を停止できるＳＤＲＡＭと組み合わせれば、省電力モード時の消費電力が少なく、省電力モードから通常モードへの復帰に時間がかからない情報処理装置を製造できることになる。 That is, the SDRAM control circuit according to the second aspect of the present invention is also a circuit that does not cause the SDRAM to start the operation in the self-refresh mode in the power saving mode (the circuit that performs the refresh operation control of the SDRAM even in the power saving mode). ing. The SDRAM control circuit is a circuit that stops the supply of a clock signal to the SDRAM in the power saving mode. Therefore, when this SDRAM control circuit is combined with an SDRAM capable of stopping the supply of a clock signal in the power-down mode, information processing that consumes less power in the power-saving mode and does not take time to return from the power-saving mode to the normal mode. The device can be manufactured.
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。 Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings.
図１に示してあるように、本発明の一実施形態に係る情報処理装置１０は、用紙上に印刷を行うための印刷エンジン１１を備えた装置である。また、情報処理装置１０は、ＣＰＵ，ＩＯＡＳＩＣ，メモリ制御ＡＳＩＣ２０（本発明のＳＤＲＡＭ制御回路に相当），ＳＤＲＡＭ２５（ＳＤＲＡＭ，ＤＤＲＳＤＲＡＭ，ＤＤＲ２ＳＤＲＡＭ等）で構成された，ホストＰＣから送信されてきた印刷データに応じた内容の印刷を印刷エンジン１１に行わせるためのコントローラ１２を備えた装置（いわゆるプリンタ）となっている。 As shown in FIG. 1, an information processing apparatus 10 according to an embodiment of the present invention is an apparatus that includes a print engine 11 for performing printing on paper. In addition, the information processing apparatus 10 includes print data transmitted from a host PC, which includes a CPU, an IOASIC, a memory control ASIC 20 (corresponding to the SDRAM control circuit of the present invention), and an SDRAM 25 (SDRAM, DDRSDRAM, DDR2 SDRAM, etc.). This is a device (so-called printer) provided with a controller 12 for causing the print engine 11 to print according to the contents.
なお、詳細は後述するが、情報処理装置１０は、パワーダウンモード時にクロック信号（以下、ＣＬＫ信号とも表記する）の供給を停止できるＳＤＲＡＭ２５が用いられたものと、パワーダウンモード時にＣＬＫ信号の供給を停止できないＳＤＲＡＭ２５が用いられたものとが、存在する装置となっている。 Although details will be described later, the information processing apparatus 10 uses the SDRAM 25 that can stop the supply of a clock signal (hereinafter also referred to as a CLK signal) in the power-down mode, and supplies the CLK signal in the power-down mode. The device that uses the SDRAM 25 that cannot stop is an existing device.
本情報処理装置１０（コントローラ１２）に用いられているメモリ制御ＡＳＩＣ２０は、図２に示したように、主な構成要素として、ＣＰＵ−Ｉ／Ｆ回路，画像処理回路，ＩＯＡＳＩＣ制御回路，メモリ制御回路２２を備えた回路である。 As shown in FIG. 2, the memory control ASIC 20 used in the information processing apparatus 10 (controller 12) includes, as main components, a CPU-I / F circuit, an image processing circuit, an IOASIC control circuit, and a memory control. The circuit includes a circuit 22.
このメモリ制御ＡＳＩＣ２０内のＣＰＵ−Ｉ／Ｆ回路，画像処理回路，ＩＯＡＳＩＣ制御回路は、いずれも、既存のメモリ制御ＡＳＩＣ内に設けられているものと同じ回路である。そして、メモリ制御回路２２は、既存のメモリ制御ＡＳＩＣ内に設けられているメモリ制御回路（省電力モード，通常モード間の移行制御を行うもの）を改良したものとなっている。このため、以下では、既存のものと異なる部分を中心に、メモリ制御ＡＳＩＣ２０（メモリ制御回路２２）の構成及び動作を説明することにする。 The CPU-I / F circuit, the image processing circuit, and the IOASIC control circuit in the memory control ASIC 20 are all the same circuits as those provided in the existing memory control ASIC. The memory control circuit 22 is an improvement of a memory control circuit (which performs transition control between the power saving mode and the normal mode) provided in the existing memory control ASIC. For this reason, hereinafter, the configuration and operation of the memory control ASIC 20 (memory control circuit 22) will be described with a focus on differences from the existing ones.
図２に示してあるように、メモリ制御ＡＳＩＣ２０内のメモリ制御回路２２は、ＣＬＫ出力回路，タイマ回路を備えた回路である。また、メモリ制御回路２２は、メモリ制御ＡＳＩＣ２０のＳＤＲＡＭタイプピン（メモリ制御ＡＳＩＣ２０の特定のピン／端子）と接続されている回路となっている。 As shown in FIG. 2, the memory control circuit 22 in the memory control ASIC 20 is a circuit including a CLK output circuit and a timer circuit. The memory control circuit 22 is a circuit connected to the SDRAM type pin of the memory control ASIC 20 (a specific pin / terminal of the memory control ASIC 20).
メモリ制御回路２２内のＣＬＫ出力回路は、通常周波数のクロック信号（以下、通常周波数ＣＬＫ信号と表記する）を出力する状態と、通常周波数よりも低周波数のクロック信号（ＳＤＲＡＭ２５が安定して動作可能な周波数のもの；以下、低周波数ＣＬＫ信号と表記する）を出力する状態と、ＣＬＫ信号を出力しない状態〔ＣＬＫ信号の出力端子がＨｉ−Ｚ（ハイインピーダンス）状態となる状態〕とを、取り得る回路（３種の状態のいずれかで動作する回路）である。 The CLK output circuit in the memory control circuit 22 outputs a clock signal having a normal frequency (hereinafter referred to as a normal frequency CLK signal) and a clock signal having a frequency lower than the normal frequency (the SDRAM 25 can operate stably). Of a low frequency (hereinafter referred to as a low frequency CLK signal) and a state of not outputting a CLK signal (a state where the output terminal of the CLK signal is in a Hi-Z (high impedance) state). Circuit to obtain (a circuit that operates in one of three states).
タイマ回路は、定期的に（ＳＤＲＡＭ２５にリフレッシュ動作を行わせる必要あるタイミングで）、所定信号を出力する回路である。このタイマ回路は、ＣＬＫ出力回路の状態が変わっても、信号の出力周期が変わらない回路となっている。 The timer circuit is a circuit that outputs a predetermined signal periodically (at a timing at which the SDRAM 25 needs to perform a refresh operation). This timer circuit is a circuit in which the signal output cycle does not change even when the state of the CLK output circuit changes.
そして、メモリ制御回路２２（ＣＬＫ出力回路，タイマ回路以外の部分）は、タイマ回路から，上記した所定信号が出力される度に、リフレッシュ動作を行わせるためのコマンドをＳＤＲＡＭ２５へ送信する回路であると共に、自回路への電力供給開始時に，ＳＤＲＡＭタイプピンからの信号レベルがローレベルであった場合（ＳＤＲＡＭタイプピンがＧＮＤに接続されている状態で、情報処理装置１０の電源が投入された場合）には、情報処理装置１０を通常モードで動作させるための処理（通常周波数ＣＬＫ信号を出力する状態にＣＬＫ出力回路を制御する処理等）を行ってから、図３に示した手順の第１動作モード制御処理を開始する回路となっている。 The memory control circuit 22 (portion other than the CLK output circuit and the timer circuit) is a circuit that transmits a command for performing a refresh operation to the SDRAM 25 every time the predetermined signal is output from the timer circuit. In addition, when the signal level from the SDRAM type pin is low at the start of power supply to its own circuit (when the information processing apparatus 10 is turned on while the SDRAM type pin is connected to GND) 3) after performing processing for operating the information processing apparatus 10 in the normal mode (processing for controlling the CLK output circuit to output the normal frequency CLK signal, etc.), the first step of the procedure shown in FIG. This circuit starts the operation mode control process.
すなわち、メモリ制御回路２２は、ＳＤＲＡＭタイプピンがＧＮＤに接続されている状態では、省電力モード移行要イベントが発生した場合（Ｓ１０１；ＹＥＳ）には、ＳＤＲＡＭ２５へのクロックイネーブル信号（以下、ＣＫＥ信号と表記する）のレベルをローレベルに変更（Ｓ１０２）してから、低周波数ＣＬＫ信号を出力するようにＣＬＫ出力回路を制御（Ｓ１０３）し、省電力モード移行要イベントが発生した場合（Ｓ１０４；ＹＥＳ）には、通常周波数ＣＬＫ信号を出力するようにＣＬＫ出力回路を制御（Ｓ１０５）してから、ＣＫＥ信号のレベルをハイレベルに変更（Ｓ１０６）する回路となっている。なお、省電力モード移行要イベントとは、通常モードから省電力モードへの移行を行うべきものとして定められているイベント（本実施形態では、“ＳＤＲＡＭ２５へのアクセス要求が入力されていない状態が所定時間継続した”というイベントと、“省電力モードへの移行を指示するコマンドがＣＰＵから入力された”というイベント）のことであり、通常モード移行要イベントとは、通常モードから省電力モードへの移行を行うものとして定められているイベント（本実施形態では、“ＳＤＲＡＭ２５へのアクセス要求が入力された”というイベント）のことである。 That is, when the SDRAM type pin is connected to GND and the SDRAM control pin is connected to GND, the memory control circuit 22 receives a clock enable signal (hereinafter referred to as CKE signal) to the SDRAM 25 when a power saving mode transition event occurs (S101; YES). When the CLK output circuit is controlled to output a low-frequency CLK signal (S103) and an event requiring the transition to the power saving mode occurs (S104; (YES), the CLK output circuit is controlled to output the normal frequency CLK signal (S105), and then the level of the CKE signal is changed to a high level (S106). It should be noted that the power saving mode transition-required event is an event that is determined as a transition from the normal mode to the power saving mode (in this embodiment, “a state in which an access request to the SDRAM 25 is not input is predetermined. Event that lasts for a long time ”and“ an event that a command for instructing the transition to the power saving mode is input from the CPU ”), and the normal mode transition required event is the transition from the normal mode to the power saving mode. This is an event (in this embodiment, an event that “an access request to the SDRAM 25 has been input”) that is determined to be migrated.
さらに、メモリ制御回路２２は、自回路への電力供給開始時に，ＳＤＲＡＭタイプピンからの信号レベルがハイレベルであった場合（ＳＤＲＡＭタイプピンがＶＤＤに接続されている状態で、情報処理装置１０の電源が投入された場合）には、情報処理装置１０を通常モードで動作させるための処理を行った後、図４に示した手順の第２動作モード制御処理を開始する回路となっている。 Further, when the signal level from the SDRAM type pin is high when the power supply to the circuit starts, the memory control circuit 22 (when the SDRAM type pin is connected to VDD, the information processing apparatus 10 When the power is turned on, the circuit is configured to start the second operation mode control process of the procedure shown in FIG. 4 after performing the process for operating the information processing apparatus 10 in the normal mode.
すなわち、メモリ制御回路２２は、ＳＤＲＡＭタイプピンがＧＮＤに接続されている状態では、省電力モード移行要イベントが発生した場合（Ｓ２０１；ＹＥＳ）には、ＳＤＲＡＭ２５へのＣＫＥ信号のレベルをローレベルに変更（Ｓ２０２）してから、ＣＬＫ信号の出力を停止するようにＣＬＫ出力回路を制御（Ｓ２０３）し、省電力モード移行要イベントが発生した場合（Ｓ２０４；ＹＥＳ）には、通常周波数ＣＬＫ信号を出力するようにＣＬＫ出力回路を制御（Ｓ２０５）してから、ＣＫＥ信号のレベルをハイレベルに変更（Ｓ２０６）する回路となっている。 That is, the memory control circuit 22 sets the level of the CKE signal to the SDRAM 25 to the low level when the SDRAM type pin is connected to the GND and the power saving mode transition-required event occurs (S201; YES). After the change (S202), the CLK output circuit is controlled so as to stop the output of the CLK signal (S203), and when an event requiring the transition to the power saving mode occurs (S204; YES), the normal frequency CLK signal is set. After the CLK output circuit is controlled to output (S205), the level of the CKE signal is changed to a high level (S206).
そして、本実施形態に係る，パワーダウンモード時にＣＬＫ信号の供給を停止できないＳＤＲＡＭ２５が用いられた情報処理装置１０，パワーダウンモード時にＣＬＫ信号の供給を停止できるＳＤＲＡＭ２５が用いられた情報処理装置１０は、それぞれ、メモリ制御ＡＳＩＣ２０のＳＤＲＡＭタイプピンを，コントローラ１２上のＧＮＤ，ＶＤＤに接続した装置となっている。 The information processing apparatus 10 using the SDRAM 25 that cannot stop the supply of the CLK signal in the power down mode and the information processing apparatus 10 that uses the SDRAM 25 that can stop the supply of the CLK signal in the power down mode according to the present embodiment are as follows. These are devices in which the SDRAM type pins of the memory control ASIC 20 are connected to GND and VDD on the controller 12, respectively.
以上、説明したように、本実施形態に係る情報処理装置１０に用いられているメモリ制御ＡＳＩＣ２０は、省電力モード時に、ＳＤＲＡＭ２５にセルフリフレッシュモードでの動作を開始させない回路（ＳＤＲＡＭ２５のリフレッシュ動作制御を，省電力モード時も行う回路）となっている。さらに、メモリ制御ＡＳＩＣ２０は、省電力モード時に、ＳＤＲＡＭ２５へのクロック信号の周波数を下げることも，ＳＤＲＡＭ２５へのクロック信号の供給を停止することも可能な回路となっている。従って、このメモリ制御ＡＳＩＣ２０を用意しておけば、パワーダウンモード時にＣＬＫ信号の供給を停止できないＳＤＲＡＭ，パワーダウンモード時にＣＬＫ信号の供給を停止できるＳＤＲＡＭのいずれを用いても、省電力モード時の消費電力が少なく、省電力モードから通常モードへの復帰に時間がかからない装置（上記した情報処理装置１０のような装置）を製造できることになる。 As described above, the memory control ASIC 20 used in the information processing apparatus 10 according to the present embodiment is a circuit that does not cause the SDRAM 25 to start the operation in the self-refresh mode in the power saving mode (the refresh operation control of the SDRAM 25 is performed). , A circuit that performs even in the power saving mode). Further, the memory control ASIC 20 is a circuit capable of lowering the frequency of the clock signal to the SDRAM 25 and stopping the supply of the clock signal to the SDRAM 25 in the power saving mode. Therefore, if this memory control ASIC 20 is prepared, it is possible to use either the SDRAM that cannot stop supplying the CLK signal in the power down mode or the SDRAM that can stop supplying the CLK signal in the power down mode. It is possible to manufacture an apparatus (such as the information processing apparatus 10 described above) that consumes less power and does not take time to return from the power saving mode to the normal mode.
《変形形態》
上記した情報処理装置１０，メモリ制御ＡＳＩＣ２０は、各種の変形を行うことが出来る。例えば、メモリ制御ＡＳＩＣ２０（メモリ制御回路２２）を、ＳＤＲＡＭ２５がパワーダウンモード時にＣＬＫ信号の供給を停止できるものであるか否かを設定しておくためのレジスタを有する回路（ＳＤＲＡＭタイプピンとして使用されるピンがない回路）に変形しておくことが出来る。また、メモリ制御ＡＳＩＣ２０を、接続されているＳＤＲＡＭの種類を自動判別する回路（ＳＰＤを有するＳＤＲＡＭモジュールと接続されて使用される回路）に変形することも出来る。
<Deformation>
The information processing apparatus 10 and the memory control ASIC 20 described above can perform various modifications. For example, the memory control ASIC 20 (memory control circuit 22) is used as a circuit (SDRAM type pin having a register for setting whether or not the SDRAM 25 can stop supplying the CLK signal in the power down mode. Circuit that does not have a pin). Further, the memory control ASIC 20 can be modified into a circuit (a circuit used by being connected to an SDRAM module having an SPD) that automatically determines the type of the connected SDRAM.
また、メモリ制御ＡＳＩＣ２０を、いずれか一方の動作モード制御処理（図３，図４）しか行えない回路や、画像処理回路等を備えない回路（プリンタ用のものではない回路）に変形しても良いことなどは、当然のことである。 Further, even if the memory control ASIC 20 is modified to a circuit that can perform only one of the operation mode control processes (FIGS. 3 and 4) or a circuit that does not include an image processing circuit (circuit that is not for a printer). Good things are natural.
１０ 情報処理装置、 １１ 印刷エンジン
１２ コントローラ、 ２０ メモリ制御ＡＳＩＣ
２２ メモリ制御回路、 ２５ ＳＤＲＡＭ
DESCRIPTION OF SYMBOLS 10 Information processing apparatus, 11 Print engine 12 Controller, 20 Memory control ASIC
22 memory control circuit, 25 SDRAM
Claims (4)
所定周波数の通常クロック信号，及び，前記所定周波数よりも低周波数の省電力モード用クロック信号のいずれかを，前記ＳＤＲＡＭへ出力するためのクロック信号出力回路と、
所定の省電力モード移行要イベントが発生した場合には、前記ＳＤＲＡＭへのクロックイネーブル信号のレベルをローレベルに変更してから、前記省電力モード用クロック信号を出力するように前記クロック信号出力回路を制御し、所定の通常モード移行要イベントが発生した場合には、前記通常クロック信号を出力するように前記クロック信号出力回路を制御してから、前記ＳＤＲＡＭへのクロックイネーブル信号のレベルをハイレベルに変更する動作モード制御回路と、
前記ＳＤＲＡＭにリフレッシュ動作を行わせるための制御処理を，定期的、かつ，前記クロック信号出力回路が出力しているクロック信号の周波数とは無関係に、行うフレッシュ動作制御回路と
を備えることを特徴とするＳＤＲＡＭ制御回路。 An SDRAM control circuit for controlling an SDRAM,
A clock signal output circuit for outputting a normal clock signal having a predetermined frequency and a power-saving mode clock signal having a frequency lower than the predetermined frequency to the SDRAM;
The clock signal output circuit so as to output the power-saving mode clock signal after changing the level of the clock enable signal to the SDRAM to a low level when a predetermined power-saving mode transition required event occurs. When a predetermined normal mode transition event occurs, the clock signal output circuit is controlled to output the normal clock signal, and then the level of the clock enable signal to the SDRAM is set to a high level. An operation mode control circuit to be changed to,
And a fresh operation control circuit that performs control processing for causing the SDRAM to perform a refresh operation periodically and independently of the frequency of the clock signal output from the clock signal output circuit. SDRAM control circuit.
クロック信号を出力しない状態を取り得る回路であり、
前記動作モード制御回路が、所定の指示が与えられている場合、
前記省電力モード移行要イベントが発生した場合、前記ＳＤＲＡＭへのクロックイネーブル信号のレベルをローレベルに変更してから、クロック信号の出力を停止するように前記クロック信号出力回路を制御し、前記通常モード移行要イベントが発生した場合、前記通常クロック信号を出力するように前記クロック信号出力回路を制御してから、前記ＳＤＲＡＭへのクロックイネーブル信号のレベルをハイレベルに変更する回路として機能する回路である
ことを特徴とする請求項１記載のＳＤＲＡＭ制御回路。 The clock signal output circuit is
It is a circuit that can take a state that does not output the clock signal,
When the operation mode control circuit is given a predetermined instruction,
When the event requiring transition to the power saving mode occurs, the clock signal output circuit is controlled to stop the output of the clock signal after changing the level of the clock enable signal to the SDRAM to the low level, and the normal A circuit that functions as a circuit that controls the clock signal output circuit to output the normal clock signal when a mode transition-necessary event occurs, and then changes the level of the clock enable signal to the SDRAM to a high level. The SDRAM control circuit according to claim 1, wherein:
所定周波数のクロック信号を出力することと、クロック信号の出力を停止することが可能なクロック信号出力回路と、
所定の省電力モード移行要イベントが発生した場合には、前記ＳＤＲＡＭへのクロックイネーブル信号のレベルをローレベルに変更してから、前記クロック信号の出力を停止するように前記クロック信号出力回路を制御し、所定の通常モード移行要イベントが発生した場合には、前記通常クロック信号を出力するように前記クロック信号出力回路を制御してから、前記ＳＤＲＡＭへのクロックイネーブル信号のレベルをハイレベルに変更する動作モード制御回路と、
前記ＳＤＲＡＭにリフレッシュ動作を行わせるための制御処理を，定期的、かつ，前記クロック信号出力回路が出力しているクロック信号の周波数とは無関係に、行うフレッシュ動作制御回路と
を備えることを特徴とするＳＤＲＡＭ制御回路。 An SDRAM control circuit for controlling an SDRAM,
A clock signal output circuit capable of outputting a clock signal of a predetermined frequency and capable of stopping the output of the clock signal;
When an event requiring transition to a predetermined power saving mode occurs, the clock signal output circuit is controlled to stop the output of the clock signal after changing the level of the clock enable signal to the SDRAM to a low level. When a predetermined normal mode transition event occurs, the clock signal output circuit is controlled to output the normal clock signal, and then the level of the clock enable signal to the SDRAM is changed to a high level. An operation mode control circuit to
And a fresh operation control circuit that performs control processing for causing the SDRAM to perform a refresh operation periodically and independently of the frequency of the clock signal output from the clock signal output circuit. SDRAM control circuit.
前記ＳＤＲＡＭ制御回路に接続されたＳＤＲＡＭと
を含むことを特徴とする情報処理装置。 The SDRAM control circuit according to any one of claims 1 to 3,
An information processing apparatus comprising: an SDRAM connected to the SDRAM control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2007057425A JP4882807B2 (en) | 2007-03-07 | 2007-03-07 | SDRAM control circuit and information processing apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008217948A true JP2008217948A (en) | 2008-09-18 |
| JP4882807B2 JP4882807B2 (en) | 2012-02-22 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007057425A Expired - Fee Related JP4882807B2 (en) | 2007-03-07 | 2007-03-07 | SDRAM control circuit and information processing apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4882807B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010286899A (en) * | 2009-06-09 | 2010-12-24 | Canon Inc | Memory control circuit |
| JP2011008430A (en) * | 2009-06-24 | 2011-01-13 | Canon Inc | Memory control circuit |
| JP2022513462A (en) * | 2018-12-13 | 2022-02-08 | マイクロン テクノロジー，インク． | Automatic power down based on firmware status |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0426987A (en) * | 1990-05-22 | 1992-01-30 | Nec Corp | Dynamic random access memory controller |
| JPH0745072A (en) * | 1993-07-24 | 1995-02-14 | Nec Corp | Semiconductor integrated circuit device including self-refreshing function |
| JPH10283774A (en) * | 1997-04-07 | 1998-10-23 | Mitsubishi Electric Corp | Clock-built-in-type semiconductor integrated circuit device |
| JP2002184180A (en) * | 2000-12-19 | 2002-06-28 | Fujitsu Ltd | Clock synchronous type dynamic memory |
| JP2002358231A (en) * | 2001-05-31 | 2002-12-13 | Fujitsu Ltd | Memory control system |
| JP2006004108A (en) * | 2004-06-16 | 2006-01-05 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit and method for controlling power saving of the same |
-
2007
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0426987A (en) * | 1990-05-22 | 1992-01-30 | Nec Corp | Dynamic random access memory controller |
| JPH0745072A (en) * | 1993-07-24 | 1995-02-14 | Nec Corp | Semiconductor integrated circuit device including self-refreshing function |
| JPH10283774A (en) * | 1997-04-07 | 1998-10-23 | Mitsubishi Electric Corp | Clock-built-in-type semiconductor integrated circuit device |
| JP2002184180A (en) * | 2000-12-19 | 2002-06-28 | Fujitsu Ltd | Clock synchronous type dynamic memory |
| JP2002358231A (en) * | 2001-05-31 | 2002-12-13 | Fujitsu Ltd | Memory control system |
| JP2006004108A (en) * | 2004-06-16 | 2006-01-05 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit and method for controlling power saving of the same |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010286899A (en) * | 2009-06-09 | 2010-12-24 | Canon Inc | Memory control circuit |
| JP2011008430A (en) * | 2009-06-24 | 2011-01-13 | Canon Inc | Memory control circuit |
| JP2022513462A (en) * | 2018-12-13 | 2022-02-08 | マイクロン テクノロジー，インク． | Automatic power down based on firmware status |
| JP7137708B2 (en) | 2018-12-13 | 2022-09-14 | マイクロン テクノロジー，インク． | Automatic power down based on firmware state |
| US11847014B2 (en) | 2018-12-13 | 2023-12-19 | Micron Technology, Inc. | Automated power down based on state of firmware |
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|---|---|
| JP4882807B2 (en) | 2012-02-22 |
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