JP7137708B2 - ファームウェアの状態に基づく自動パワーダウン - Google Patents

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Description

優先権出願
本出願は、２０１８年１２月１３日に出願された米国出願整理番号第１６／２１９，２９２号に対する優先権の利益を主張するものであり、参照によりその全体が本明細書に組み込まれる。
メモリデバイスは、ホストシステム（例えば、コンピュータまたはその他の電子デバイス）のためのデータの電子的なストレージを提供する半導体回路である。メモリデバイスは、揮発性または不揮発性であり得る。揮発性メモリは、データを保持するために電力を必要とし、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、または同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）などのデバイスを含む。不揮発性メモリは、電力が供給されていないときに記憶されたデータを保持することができ、とりわけ、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、または磁気抵抗型ランダムアクセスメモリ（ＭＲＡＭ）などの抵抗可変メモリなどのデバイスを含む。
ホストシステムは、典型的には、ホストプロセッサ、ホストプロセッサをサポートするための第１の量のメインメモリ（例えば、多くの場合、ＤＲＡＭなどの揮発性メモリ）、及びメインメモリに加えてまたはメインメモリから分離してデータを保持するための追加のストレージを提供する１つ以上のストレージシステム（例えば、多くの場合、フラッシュメモリなどの不揮発性メモリ）を含む。
ソリッドステートドライブ（ＳＳＤ）などのストレージシステムは、メモリコントローラ及びいくつかのダイまたは論理ユニット（ＬＵＮ）を含む１つ以上のメモリデバイスを含むことができる。特定の実施例では、各ダイは、ダイロジックまたはダイプロセッサなどの、いくつかのメモリアレイ及びその上の周辺電子回路を含むことができる。メモリコントローラは、通信インターフェース（例えば、双方向パラレル通信インターフェースまたはシリアル通信インターフェース）を介してホストデバイス（例えば、ホストプロセッサまたはインターフェース電子回路）と通信するように構成されるインターフェース電子回路を含むことができる。メモリコントローラは、メモリデバイスとホストデバイスとの間でデータ（例えば、エラーデータまたはアドレスデータなどのユーザデータ及び関連する整合性データなど）を転送するための読み出し動作または書き込み動作、メモリデバイスからデータを消去するための消去動作などのメモリ動作または命令に関連してホストシステムからコマンドまたは動作を受信したり、ドライブ管理動作（例えば、データマイグレーション、ガベージコレクション、ブロック廃棄）を遂行したりすることができる。
必ずしも一定の縮尺で描かれているわけではない図面では、類似数字が異なる図中の類似構成要素を説明し得る。異なる文字の接尾辞を有する類似数字は、類似構成要素の異なる事例を表し得る。図面は、概して、限定ではなく例として、本文書で論じられる様々な実施形態を示す。
ホストデバイス及びストレージシステムを含む例示的なシステムを示す。 Ａ及びＢは、ファームウェアの状態に基づいてメモリデバイスを自動的に低電力状態にする例示的な方法を示す。 デバイスファームウェアの状態に基づく管理された電力消費のためのメモリデバイス処理の例示的な流れ図を示す。 ３Ｄ ＮＡＮＤアーキテクチャの半導体メモリアレイの例示的な概略図を示す。 メモリモジュールの例示的なブロック図を示す。 情報処理システムの例示的なブロック図を示す。
ソフトウェア（例えば、プログラム）、命令、オペレーティングシステム（ＯＳ）、及びその他のデータは、典型的には、ストレージシステムに記憶され、ホストプロセッサによる使用のためにメインメモリによってアクセスされる。メインメモリ（例えば、ＲＡＭ）は、典型的には、ストレージシステムの大部分のメモリデバイス（例えば、ＳＳＤなどの不揮発性）よりも高速であり、より高価である、異なるタイプのメモリデバイス（例えば、揮発性）である。メインメモリに加えて、ホストシステムは、多くの場合、メインメモリよりも高速で、特定の実施例では、ホストプロセッサの速度に近いかそれを超える速度で動作するように構成されるが、密度がより低くコストがより高い、スタティックメモリ（例えば、キャッシュ、多くの場合、ＳＲＡＭ）のグループなどの異なるレベルの揮発性メモリを含むことができる。他の実施例では、必要なホストシステムのパフォーマンス及びコストに応じて、より多いかまたはより少ないレベルまたは量のメインメモリまたはスタティックメモリを使用することができる。
ＳＳＤなどのフラッシュメモリデバイスは、典型的には、１トランジスタ、フローティングゲートメモリセルの１つ以上のグループを含む。フラッシュメモリアレイアーキテクチャの２つの一般的なタイプには、ＮＡＮＤアーキテクチャ及びＮＯＲアーキテクチャが含まれる。メモリアレイのフローティングゲートメモリセルは、典型的には、マトリックスに配置される。
大部分のマネージドＮＡＮＤシステム（ｅＭＭＣ、ＵＦＳ、ＳＳＤ）には、ＮＯＲまたはＮＡＮＤなどの不揮発性メディア上のシステム内の他の場所に記憶されたファームウェアをロードするという制限された目的のために構成されたＲＯＭが存在する。ファームウェアを正常にロードすることは、メモリデバイスの動作の前提条件である。現在、ファームウェアがない、またはファームウェアが破損しているデバイスは、中程度の電力状態にあり、ファームウェアが破損している場合でも、ファームウェアを正常にロードする試行回数を無制限に使用してファームウェアがロードされるのを無期限に待機する。
ロードされていないファームウェア、または破損しているか、攻撃されているか、もしくはロードされようとしているファームウェアを備えたデバイスを保護するために、本主題は、制限された数の試行をリトライし、タイムアウトし、次いでクロックと電源ドメインをシャットダウンして、最小限の電力で強制的にシステムを保護状態にするように実装されたＲＯＭベースの機能（本明細書ではファームウェアアクティビティトラッカまたはファームウェアアクティビティモジュールと呼ばれる）を提供する。
例えば、製造環境において、ファームウェアがロードされていない場合がある。超並列処理を伴う製造ステップの場合、デバイスが引き出すことができる電力量は制限される。いくつかの実施例では、ファームウェアは、クロックの周波数の抑制、変更、シリコンの領域への電力のゲートオフ、または電圧の動的な変更によって電力を管理することができる。現時点では、これらの保護ステップは、ファームウェアコードを正常にロードせずに開始することができない。本主題は、ファームウェアを正常にロードできないことを検出し、次いで制限された電力状態を実施することにより、ファームウェアなしで同様の機能を提供する。
典型的には、低電力状態は、高度加速ストレステスト（ＨＡＳＴ）及びパッケージング認定に使用される。バーンオーブンなどにおいて多数のユニットを並列に使用するロードボードを製造する場合、ダイは、全て同時に高電力を引き出すことができない。例えば、ファームウェアが破損しているか、または攻撃されている場合、本主題は、これらのテスト状況におけるデバイスのための保護された状態またはモードを提供する。
本主題は、メモリデバイスを保護された状態またはモードにするためのＲＯＭコードまたはハードウェアブロックを提供する。カウンタ、レジスタ及び／またはタイマは、ファームウェアをブートするか、またはロードする試行、及び正常にロードされた、正常にロードされなかった、または破損したファームウェアコードでロードされたなどの、ファームウェアのロードの状態を追跡またはカウントするために使用される。本方法はさらに、ファームウェアの妥当性を検出する方法を提供する。ファームウェアが正常にロードされなかったか、または破損状態もしくは機能していない状態でロードされた場合、本主題は、低ドロップアウト（ＬＤＯ）レギュレーティングまたは電力ゲーティングのための電圧制御などを使用することにより、デバイスを低電力状態にすることを提供する。本主題はまた、あるいは代替的に、クロック、クロックドメイン及び発振器を遅くするかまたはシャットダウンすることができる。本主題の利点は、電力消費を制限するためにファームウェアの特定の状態について電力を自動的に低下させること、及びデバイスを保護するためにファームウェアの特定の状態についてデバイスへのアクセスを内部的に防止することを含む。
本開示の態様は、ファームウェアが正常にロードされたかどうか、及びファームウェアバージョンが有効かつ動作可能であるかどうかを判定し、ファームウェアが正常にロードされなかった場合、またはファームウェアが有効かつ動作可能でない場合、ファームウェアをロードすることに失敗した試行の回数またはファームウェアをロードすることに失敗した経過時間を追跡し、失敗した試行の回数または経過時間のいずれかがプログラム可能な閾値に達した場合にメモリデバイスを低電力状態にするように構成されたメモリシステムに向けられる。
図１は、通信インターフェース（Ｉ／Ｆ）１１５（例えば、双方向パラレル通信インターフェースまたはシリアル通信インターフェース）を経由して通信するように構成されたホストデバイス１０５及びストレージシステム１１０を含む例示的なシステム（例えば、ホストシステム）１００を示す。ホストデバイス１０５は、ホストプロセッサ１０６（例えば、ホスト中央処理ユニット（ＣＰＵ）もしくは他のプロセッサもしくは処理デバイス）、または他のホスト回路（例えば、メモリ管理ユニット（ＭＭＵ）、インターフェース回路、評価回路１０７など）を含むことができる。特定の実施例では、ホストデバイス１０５は、ホストプロセッサ１０６の動作をサポートするために、メインメモリ１０８（例えば、ＤＲＡＭなど）及び任意選択で、スタティックメモリ１０９を含むことができる。
ストレージシステム１１０は、ユニバーサルフラッシュストレージ（ＵＦＳ）デバイス、組み込みＭＭＣ（ｅＭＭＣ（商標））デバイス、または１つ以上の他のメモリデバイスを含むことができる。例えば、ストレージシステム１１０がＵＦＳデバイスを含む場合、通信インターフェース１１５は、１つ以上のジョイントエレクトロンデバイスエンジニアリングカウンシル（ＪＥＤＥＣ）規格（例えば、一般にＪＥＤＥＣ ＵＦＳホストコントローラインターフェース（ＵＦＳＨＣＩ）３．０と呼ばれるＪＥＤＥＣ規格Ｄ２２３Ｄ（ＪＥＳＤ２２３Ｄ）など）で定義されるようなシリアル双方向インターフェースを含むことができる。別の例では、ストレージシステム１１０がｅＭＭＣデバイスを含む場合、通信インターフェース１１５は、１つ以上のＪＥＤＥＣ規格（例えば、一般にＪＥＤＥＣ ｅＭＭＣ規格５．１と呼ばれるＪＥＤＥＣ規格Ｄ８４－Ｂ５１（ＪＥＳＤ８４－Ａ５１）など）で定義されているような、いくつかのパラレル双方向データ線（例えば、ＤＡＴ［７：０］）及び１つ以上のコマンド線を含むことができる。他の実施例では、ストレージシステム１１０は、１つ以上の他のメモリデバイスを含むことができるか、または通信インターフェース１１５は、ホストデバイス１０５及びストレージシステム１１０に応じて、１つ以上の他のインターフェースを含むことができる。
ストレージシステム１１０は、メモリコントローラ１１１及び不揮発性メモリ１１２を含むことができる。一実施例では、不揮発性メモリは、それぞれが周辺回路を含み、メモリコントローラ１１１によって制御される１つ以上のフラッシュメモリデバイスなどの、いくつかのメモリデバイス（例えば、ダイまたはＬＵＮ）を含むことができる。
フラッシュメモリデバイスは、典型的には、１トランジスタ、フローティングゲートメモリセルの１つ以上のグループを含む。フラッシュメモリアレイアーキテクチャの２つの一般的なタイプには、ＮＡＮＤアーキテクチャ及びＮＯＲアーキテクチャが含まれる。メモリアレイのフローティングゲートメモリセルは、典型的には、マトリックスに配置される。アレイの行内の各メモリセルのゲートは、アクセス線（例えば、ワード線）に結合される。ＮＯＲアーキテクチャでは、アレイの列内の各メモリセルのドレインは、データ線（例えば、ビット線）に結合される。ＮＡＮＤアーキテクチャでは、アレイの列内の各メモリセルのドレインは、ソース線とビット線との間で、ソースからドレインに、共に直列に結合される。
ＮＯＲ、ＮＡＮＤ、３Ｄクロスポイント（Ｘｐｏｉｎｔ）ホログラフィックＲＡＭ（ＨＲＡＭ）、ＭＲＡＭ、または１つ以上の他のアーキテクチャの半導体メモリアレイ内の各フラッシュメモリセルは、個々にまたは一括して、１つの、またはいくつかのプログラムされた状態にプログラムすることができる。シングルレベルセル（ＳＬＣ）は、２つのプログラムされた状態（例えば、１または０）のうちの一方でセルあたり１ビットのデータを表すことができる。マルチレベルセル（ＭＬＣ）は、セルあたり２ビット以上のデータを、プログラムされた状態の数（例えば、２ｎ、ここでｎはデータのビット数）で表すことができる。特定の実施例では、ＭＬＣは、４つのプログラムされた状態のうちの１つで２ビットのデータを記憶することができるメモリセルを指すことができる。トリプルレベルセル（ＴＬＣ）は、８つのプログラムされた状態のうちの１つでセルあたり３ビットのデータを表すことができる。クワッドレベルセル（ＱＬＣ）は、１６のプログラムされた状態のうちの１つでセルあたり４ビットのデータを表すことができる。ＭＬＣは、本明細書では、より広い文脈で、ＴＬＣ及びＱＬＣなどを含む、セルあたり２ビット以上のデータを記憶することができる（すなわち、３つ以上のプログラムされた状態を表すことができる）任意のメモリセルを指すために使用される。
ストレージシステム１１０は、マルチメディアカード（ＭＭＣ）ソリッドステートストレージデバイス（例えば、マイクロセキュアデジタル（ＳＤ）カードなど）を含むことができる。ＭＭＣデバイスは、ホストデバイス１０５とのいくつかのパラレルインターフェース（例えば、８ビットパラレルインターフェース）を含み、多くの場合、ホストデバイスから取り外し可能で分離している構成要素である。対照的に、組み込みｅＭＭＣデバイスは、回路基板に取り付けられ、ホストデバイスの構成要素と見なされ、シリアルＡＴＡ（ＳＡＴＡ）ベースのＳＳＤデバイスに匹敵する読み出し速度を備える。仮想デバイスまたは拡張現実デバイスを完全に可能にしたり、増加しつつあるネットワーク速度を利用したりするために、モバイルデバイスのパフォーマンスに対する需要が増え続けるにつれて、ストレージデバイスは、パラレル通信インターフェースからシリアル通信インターフェースに移行してきた。コントローラ及びファームウェアを含むＵＦＳデバイスは、専用の読み出し／書き込みパスを備えた低電圧差動信号（ＬＶＤＳ）シリアルインターフェースを使用してホストデバイスと通信し、ホストデバイスとストレージシステムとの間の読み出し／書き込み速度をさらに向上させる。
３次元（３Ｄ）アーキテクチャ半導体メモリデバイス技術では、垂直フローティングゲートまたは電荷トラップストレージ構造を積層させて、階層の数、物理ページ、及びしたがってメモリデバイス内のメモリセルの密度を増加させることができる。
多くの場合、データは、小さい単位としてストレージシステムに任意に記憶される。単一のユニットとしてアクセスされた場合でも、データは、小さいランダムな４～１６ｋの単一ファイル読み出し（例えば、動作の６０％～８０％は１６ｋよりも小さい）で受信することができる。ユーザ及びさらにはカーネルアプリケーションにとって、データを１つの連続したまとまりのある単位として記憶されるべきであることを示すことは困難である。ファイルシステムは、典型的には、順次検索スペースではなく、スペース使用量を最適化するように設計されている。
メモリコントローラ１１１は、ホストデバイス１０５から命令を受信することができ、不揮発性メモリアレイ１１２のメモリセルのうちの１つ以上へのデータ転送（例えば、書き込みもしくは消去）またはそこからのデータ転送（例えば、読み出し）などのために、不揮発性メモリアレイ１１２と通信することができる。メモリコントローラ１１１は、とりわけ、いくつかの構成要素または集積回路などの、電子回路またはファームウェアを含むことができる。例えば、メモリコントローラ１１１は、メモリアレイの全体にわたるアクセスを制御し、ホストデバイス１０５とストレージシステム１００との間に変換層を提供するように構成された１つ以上のメモリ制御ユニット、回路または構成要素を含むことができる。
不揮発性メモリアレイ１１２（例えば、３Ｄ ＮＡＮＤアーキテクチャ半導体メモリアレイ）は、例えば、いくつかのデバイス、プレーン、ブロックまたは物理ページに配置された、いくつかのメモリセルを含むことができる。一実施例として、ＴＬＣメモリデバイスは、ページあたり１８，５９２バイト（Ｂ）のデータ、ブロックあたり１５３６ページ、プレーンあたり５４８ブロック、及びデバイスあたり４プレーンを含むことができる。別の実施例として、ＭＬＣメモリデバイスは、ページあたり１８，５９２バイト（Ｂ）のデータ、ブロックあたり１０２４ページ、プレーンあたり５４８ブロック、及びデバイスあたり４プレーンを含むことができるが、必要な書き込み時間は、対応するＴＬＣメモリデバイスの半分で、プログラム／消去（Ｐ／Ｅ）サイクルはその２倍である。他の例は、他の数または配置を含むことができる。
図２Ａは、ファームウェアの状態に基づいてメモリデバイスを自動的に低電力状態にする例示的な方法２００を示す。様々な実施例では、メモリデバイスを動作させる方法２００は、２０２で、ファームウェアの第１のインスタンスが正常にロードされていないか、またはロードされたが有効かつ動作可能でないことのいずれかを示すファームウェアアクティビティトラッカからの１つ以上のロード入力を受信することを含む。２０４で、１つ以上のロード入力を受信した後、方法は、ファームウェアをロードすることに失敗した試行の回数を示すファームウェアアクティビティトラッカからの１つ以上のリロードステータス入力を受信することを含む。１つ以上のリロードステータス入力が、失敗した試行の回数がプログラム可能な閾値に達したことを示している場合、方法は、２０６で、メモリデバイスを低電力状態にすることを含む。
図２Ｂは、ファームウェアの状態に基づいてメモリデバイスを自動的に低電力状態にする例示的な方法２５０を示す。様々な実施例では、メモリデバイスを動作させる方法２５０は、２５２で、ファームウェアの第１のインスタンスが正常にロードされていないか、またはロードされたが有効かつ動作可能でないことのいずれかを示すファームウェアアクティビティトラッカからの１つ以上のロード入力を受信することを含む。２５４で、１つ以上のロード入力を受信した後、方法は、ファームウェアをロードすることに失敗した試行の経過時間を示すファームウェアアクティビティトラッカからの１つ以上のリロードステータス入力を受信することを含む。１つ以上のリロードステータス入力が、経過時間がタイムアウト閾値に達したことを示している場合、方法は、２５６で、メモリデバイスを低電力状態にすることを含む。
様々な実施例では、ファームウェアアクティビティトラッカはＲＯＭまたはハードウェアを含む。例えば、閾値、または含まれる実施例のいずれかを遂行するためのコードは、ヒューズ、メタルマスク、ボンディングオプション、基板配線オプション、ブートストラップハードウェア（ＨＷ）選択ピン、またはＲＯＭ設定に記憶させることができる。一実施例では、ブートストラップボタンを押すことにより、ハードワイヤードプログラムが入力ユニットからブートストラッププログラムを読み出す。本主題は、プログラム可能な動作及びプログラム可能な閾値に言及している。これらは、様々な実施例では、ハードウェアによって選択または構成された動作及び閾値を含むことができる。いくつかの実施例では、プログラム可能なコード、設定または閾値は、溶断ヒューズ、ＲＯＭマスクの変更、ワイヤボンド、基板接続、構成ピンまたは構成信号を通じて構成された設定を指す。本主題の範囲から逸脱することなく、追加のプログラムストレージ方法を使用することができる。
図３は、デバイスファームウェアの状態に基づく管理された電力消費のためのメモリデバイス処理の例示的な流れ図を示す。この方法は、３０１から開始し、３０２でメモリデバイスにファームウェアをロードすることを試行する。３０４で、メモリコントローラは、ファームウェアが正常にロードされたかどうかを判定する。ファームウェアが正常にロードされた場合、メモリコントローラは、３０６で、ファームウェアバージョンが有効かつ動作可能であるかどうかを判定する。ファームウェアバージョンが有効かつ動作可能である場合、方法は３１１で終了する。ファームウェアが正常にロードされなかったか、またはファームウェアバージョンが有効かつ動作可能でない場合、メモリコントローラは、ファームウェアをロードする試行の回数が閾値よりも大きいかどうかを確認する。ファームウェアをロードする試行の回数が閾値よりも大きくない場合、メモリコントローラは、３０２でファームウェアをロードすることを試行する。ファームウェアをロードする試行の回数が閾値よりも大きい場合、メモリコントローラは、３１０でメモリデバイスを低電力状態にし、方法は、３１１で終了する。様々な実施例では、閾値はプログラム可能である。様々な実施例では、ファームウェアをロードするためのタイマを、試行の閾値に加えて、またはその代わりに使用することができる。様々な実施例では、タイマはプログラム可能である。
図４は、ブロック（例えば、ブロックＡ ４０１Ａ、ブロックＢ ４０１Ｂなど）及びサブブロック（例えば、サブブロックＡ０ ４０１Ａ０、サブブロックＡｎ ４０１Ａｎ、サブブロックＢ０ ４０１Ｂ０、サブブロックＢｎ ４０１Ｂｎなど）に編成された、いくつかのメモリセルのストリング（例えば、第１～第３のＡ０メモリストリング４０５Ａ０～４０７Ａ０、第１～第３のＡｎメモリストリング４０５Ａｎ～４０７Ａｎ、第１～第３のＢ０メモリストリング４０５Ｂ０～４０７Ｂ０、第１～第３のＢｎメモリストリング４０５Ｂｎ～４０７Ｂｎなど）を含む３Ｄ ＮＡＮＤアーキテクチャ半導体メモリアレイ４００の例示的な概略図を示す。メモリアレイ４００は、典型的にはメモリデバイスのブロック、デバイスまたは他のユニットに見られる、より多くの同様の構造の一部を表す。
メモリセルの各ストリングは、ソース線（ＳＲＣ）４３５またはソース側選択ゲート（ＳＧＳ）（例えば、第１～第３のＡ０ＳＧＳ ４３１Ａ０～４３３Ａ０、第１～第３のＡｎＳＧＳ ４３１Ａｎ～４３３Ａｎ、第１～第３のＢ０ＳＧＳ ４３１Ｂ０～４３３Ｂ０、第１～第３のＢｎＳＧＳ ４３１Ｂｎ～４３３Ｂｎなど）とドレイン側選択ゲート（ＳＧＤ）（例えば、第１～第３のＡ０ＳＧＤ ４２６Ａ０～４２８Ａ０、第１～第３のＡｎＳＧＤ ４２６Ａｎ～４２８Ａｎ、第１～第３のＢ０ＳＧＤ ４２６Ｂ０～４２８Ｂ０、第１～第３のＢｎＳＧＤ ４２６Ｂｎ～４２８Ｂｎなど）との間に、ソースからドレインへのＺ方向に積層された電荷蓄積トランジスタ（例えば、フローティングゲートトランジスタ、電荷トラップ構造など）のいくつかの階層を含む。３Ｄメモリアレイ内のメモリセルの各ストリングは、データ線（例えば、ビット線（ＢＬ）ＢＬ０～ＢＬ６ ４２０～４２２）としてＸ方向に沿って配置することができ、物理ページとしてＹ方向に沿って配置することができる。
物理ページ内では、各階層はメモリセルの行を表し、メモリセルの各ストリングは列を表す。サブブロックには、１つ以上の物理ページを含めることができる。ブロックには、いくつかのサブブロック（または物理ページ）（例えば、１２８、２５６、３８４など）を含めることができる。本明細書では２つのブロックを有し、各ブロックは２つのサブブロックを有し、各サブブロックは単一の物理ページを有し、各物理ページはメモリセルの３つのストリングを有し、各ストリングは８階層のメモリセルを有するものとして示されているが、他の実施例では、メモリアレイ４００は、より多くのまたはより少ないブロック、サブブロック、物理ページ、メモリセルのストリング、メモリセル、または階層を含むことができる。例えば、メモリセルの各ストリングは、必要に応じて、より多くのまたはより少ない階層（例えば、１６、３２、６４、１２８など）、ならびに電荷蓄積トランジスタの上または下の半導体材料の１つ以上の追加の階層（例えば、選択ゲート、データ線など）を含むことができる。一実施例として、４８ＧＢ ＴＬＣ ＮＡＮＤメモリデバイスは、ページあたり１８，５９２バイト（Ｂ）のデータ（１６，３８４＋２２０８バイト）、ブロックあたり１５３６ページ、プレーンあたり５４８ブロック、及びデバイスあたり４つ以上のプレーンを含むことができる。
メモリアレイ４００内の各メモリセルは、アクセス線（例えば、ワード線（ＷＬ）ＷＬ００～ＷＬ７０ ４１０Ａ～４１７Ａ、ＷＬ０１～ＷＬ７１ ４１０Ｂ～４１７Ｂなど）に結合された（例えば、電気的またはその他の方法で動作可能に接続された）制御ゲート（ＣＧ）を含み、アクセス線は、必要に応じて、特定の階層または階層の一部にわたって制御ゲート（ＣＧ）を集合的に結合する。３Ｄメモリアレイ内の特定の階層、つまり、ストリング内の特定のメモリセルは、それぞれのアクセス線を使用してアクセスまたは制御することができる。選択ゲートのグループには、様々な選択線を使用してアクセスすることができる。例えば、第１～第３のＡ０ＳＧＤ ４２６Ａ０～４２８Ａ０には、Ａ０ＳＧＤ線 ＳＧＤＡ０ ４２５Ａ０を使用してアクセスすることができ、第１～第３のＡｎＳＧＤ ４２６Ａｎ～４２８Ａｎには、ＳＧＤ線 ＳＧＤＡｎ ４２５Ａｎを使用してアクセスすることができ、第１～第３のＢ０ＳＧＤ ４２６Ｂ０～４２８Ｂ０には、Ｂ０ＳＧＤ線 ＳＧＤＢ０ ４２５Ｂ０を使用してアクセスすることができ、第１～第３のＢｎＳＧＤ４２６Ｂｎ～４２８Ｂｎには、ＢｎＳＧＤ線 ＳＧＤＢｎ４２５Ｂｎを使用してアクセスすることができる。第１～第３のＡ０ＳＧＳ ４３１Ａ０～４３３Ａ０及び第１～第３のＡｎＳＧＳ ４３１Ａｎ～４３３Ａｎには、ゲート選択線ＳＧＳ０ ４３０Ａを使用してアクセスすることができ、第１～第３のＢ０ＳＧＳ ４３１Ｂ０～４３３Ｂ０及び第１～第３のＢｎＳＧＳ ４３１Ｂｎ～４３３Ｂｎには、ゲート選択線ＳＧＳ１ ４３０Ｂを使用してアクセスすることができる。
一実施例では、メモリアレイ４００は、各メモリセルの制御ゲート（ＣＧ）またはアレイのそれぞれの階層の選択ゲート（もしくはＣＧもしくは選択ゲートの一部）を結合するように構成されたいくつかのレベルの半導体材料（例えば、ポリシリコンなど）を含むことができる。アレイ内のメモリセルの特定のストリングは、ビット線（ＢＬ）及び選択ゲートなどの組み合わせを使用してアクセス、選択、または制御することができ、特定のストリング内の１つ以上の階層にある特定のメモリセルは、１つ以上のアクセス線（例えば、ワード線）を使用してアクセス、選択、または制御することができる。
ＮＡＮＤアーキテクチャの半導体メモリアレイでは、選択されたメモリセルを含む特定のデータ線に関連した電流または電圧の変動を検知することにより、選択されたメモリセルの状態にアクセスすることができる。メモリアレイ４００は、１つ以上のドライバを使用して（例えば、制御回路、１つ以上のプロセッサ、デジタル論理などによって）アクセスすることができる。一実施例では、１つ以上のドライバは、特定のメモリセルまたはメモリセルのセットに対して遂行することが所望される動作のタイプに応じて、１つ以上のデータ線（例えば、ビット線ＢＬ０～ＢＬ２）、アクセス線（例えば、ワード線ＷＬ０～ＷＬ７）または選択ゲートに特定の電位を駆動することによって特定のメモリセルまたはメモリセルのセットをアクティブ化することができる。
メモリセルにデータをプログラムするか、または書き込むために、プログラミング電圧（Ｖｐｇｍ）（例えば、１つ以上のプログラミングパルスなど）を選択されたワード線（例えば、ＷＬ４０）に印加することができ、したがって、選択されたワード線に結合された各メモリセルの制御ゲートに印加することができる。プログラミングパルスは、例えば、１５Ｖまたは１５Ｖ付近で開始することができ、特定の実施例では、各プログラミングパルスの印加中に大きさを上げることができる。プログラム電圧が選択されたワード線に印加されている間、グラウンド電位（例えば、Ｖｓｓ）などの電位を、プログラミングの対象となるメモリセルのデータ線（例えば、ビット線）と基板（したがって、ソースとドレインとの間のチャネル）に印加することにより、チャネルから対象のメモリセルのフローティングゲートへの電荷移動（例えば、直接注入またはファウラーノルドハイム（ＦＮ）トンネリングなど）を生じさせることができる。
対照的に、プログラミングの対象とならないメモリセルを有する１つ以上のワード線にはパス電圧（Ｖｐａｓｓ）を印加することができ、または、例えば、チャネルからそのような対象とならないメモリセルのフローティングゲートに電荷を移動させるのを禁止するために、プログラミングの対象とならないメモリセルを有するデータ線（例えば、ビット線）にインヒビット電圧（例えば、Ｖｃｃ）を印加することができる。パス電圧は、例えば、印加されたパス電圧がプログラミングの対象となるワード線に近接しているかどうかに応じて可変にすることができる。インヒビット電圧は、グラウンド電位（例えば、Ｖｓｓ）に対する、外部のソースまたは電源（例えば、バッテリ、ＡＣ－ＤＣコンバータなど）からの電圧などの、供給電圧（Ｖｃｃ）を含むことができる。
一実施例として、プログラミング電圧（例えば、１５Ｖ以上）がＷＬ４０などの特定のワード線に印加される場合、１０Ｖのパス電圧をＷＬ３０、ＷＬ５０などの１つ以上の他のワード線に印加して、対象とならないメモリセルのプログラミングを禁止するか、またはプログラミングの対象とならないそのようなメモリセルに記憶された値を保持することができる。印加されたプログラム電圧と対象とならないメモリセルとの間の距離が増加するにつれて、対象とならないメモリセルのプログラミングを避けるために必要なパス電圧を低下させることができる。例えば、１５Ｖのプログラミング電圧をＷＬ４０に印加する場合、１０Ｖのパス電圧をＷＬ３０及びＷＬ５０に印加することができ、ＷＬ２０及びＷＬ６０に８Ｖのパス電圧を印加することができ、ＷＬ１０及びＷＬ７０に７Ｖのパス電圧を印加することができ、その他も同様である。他の実施例では、パス電圧、またはワード線の数などは、より高く、もしくはより低くすることができ、またはより多く、もしくはより少なくすることができる。
センスアンプは、データ線（例えば、第１、第２、または第３のビット線（ＢＬ０～ＢＬ２）４２０～４２２）のうちの１つ以上に結合させることができ、特定のデータ線の電圧または電流を検知することにより、それぞれのデータ線の各メモリセルの状態を検出することができる。
１つ以上のプログラミングパルス（例えば、Ｖｐｇｍ）の印加の間に、検証動作を遂行して、選択されたメモリセルがその意図されたプログラム状態に達したかどうかを判定することができる。選択されたメモリセルが意図されたプログラム状態に達した場合、そのメモリセルをそれ以上プログラミングすることを禁止することができる。選択されたメモリセルが意図されたプログラム状態に達していない場合は、追加のプログラミングパルスを印加することができる。選択されたメモリセルが特定の数のプログラミングパルス（例えば、最大数）の後で意図されたプログラム状態に達していない場合、選択されたメモリセル、またはそのような選択されたメモリセルに関連したストリング、ブロックもしくはページは、不良としてマークすることができる。
メモリセルまたはメモリセルのグループを消去する（例えば、消去は、典型的には、ブロックまたはサブブロックで遂行される）ためには、対象となるメモリセルのワード線をグラウンド電位（例えば、Ｖｓｓ）などの電位に保持している間に、消去電圧（Ｖｅｒｓ）（例えば、典型的には、Ｖｐｇｍ）を、（例えば、１つ以上のビット線、選択ゲートなどを使用して）消去対象のメモリセルの基板（したがって、ソースとドレインとの間のチャネル）に印加することにより、対象となるメモリセルのフローティングゲートからチャネルへの電荷移動（例えば、直接注入またはファウラーノルドハイム（ＦＮ）トンネリングなど）を生じさせることができる。
図５は、複数のメモリセル５０４を有するメモリアレイ５０２及び、メモリアレイ５０２との通信を提供するか、またはメモリアレイ５０２上で１つ以上のメモリ動作を遂行する１つ以上の回路または構成要素を含むメモリデバイス５００の例示的なブロック図を示す。単一のメモリアレイ５０２を用いて示されているが、他の実施例では、１つ以上の追加のメモリアレイ、ダイまたはＬＵＮをここに含めることができる。特定の実施例では、いくつかのダイまたはＬＵＮを有するストレージシステムにおいて、メモリデバイス５００は、各ダイまたはＬＵＮのための回路及び構成要素のブロック図を表すことができる。メモリデバイス５００は、行デコーダ５１２、列デコーダ５１４、センスアンプ５２０、ページバッファ５２２、セレクタ５２４、入力／出力（Ｉ／Ｏ）回路５２６、及びメモリ制御ユニット５３０を含むことができる。
メモリアレイ５０２のメモリセル５０４は、第１及び第２のブロック５０２Ａ、５０２Ｂなどのブロックに配置することができる。各ブロックは、サブブロックを含むことができる。例えば、第１のブロック５０２Ａは、第１及び第２のサブブロック５０２Ａ０、５０２Ａｎを含むことができ、第２のブロック５０２Ｂは、第１及び第２のサブブロック５０２Ｂ０、５０２Ｂｎを含むことができる。各サブブロックは、いくつかの物理ページを含むことができ、各ページは、いくつかのメモリセル５０４を含む。本明細書では２つのブロックを有し、各ブロックは２つのサブブロックを有し、各サブブロックはいくつかのメモリセル５０４を有するものとして示されているが、他の実施例では、メモリアレイ５０２は、より多くのまたはより少ないブロック、サブブロック、メモリセルなどを含むことができる。他の実施例では、メモリセル５０４は、いくつかの行、列、ページ、サブブロック、ブロックなどに配置することができ、例えば、アクセス線５０６、第１のデータ線５１０、または１つ以上の選択ゲート、ソース線などを使用してアクセスすることができる。
メモリ制御ユニット５３０は、例えば、所望の動作（例えば、書き込み、読み出し、消去など）を示す１つ以上のクロック信号もしくは制御信号、または１つ以上のアドレス線５１６で受信されたアドレス信号（Ａ０～ＡＸ）を含む、制御線５３２で受信された１つ以上の信号または命令に従ってメモリデバイス５００のメモリ動作を制御することができる。メモリデバイス５００の外部の１つ以上のデバイスは、制御線５３２上の制御信号の値、またはアドレス線５１６上のアドレス信号の値を制御することができる。メモリデバイス５００の外部のデバイスの例には、限定されないが、ホスト、メモリコントローラ、プロセッサ、または図５に示されていない１つ以上の回路もしくは構成要素を含めることができる。
メモリデバイス５００は、アクセス線５０６及び第１のデータ線５１０を使用して、メモリセル５０４のうちの１つ以上へのデータの転送（例えば、書き込みもしくは消去）またはメモリセル５０４のうちの１つ以上からのデータの転送（例えば、読み出し）が可能である。行デコーダ５１２及び列デコーダ５１４は、アドレス線５１６からアドレス信号（Ａ０～ＡＸ）を受信及びデコードすることができ、どのメモリセル５０４にアクセスすべきかを決定することができ、上述したような、アクセス線５０６（例えば、複数のワード線（ＷＬ０～ＷＬｍ）のうちの１つ以上）または第１のデータ線５１０（例えば、複数のビット線（ＢＬ０～ＢＬｎ）のうちの１つ以上）のうちの１つ以上に信号を提供することができる。
メモリデバイス５００は、第１のデータ線５１０を使用してメモリセル５０４上の（例えば、読み出す）データの値を決定するか、またはそのメモリセルに書き込まれるべきデータの値を決定するように構成された、センスアンプ５２０などのセンス回路を含むことができる。例えば、メモリセル５０４の選択されたストリングで、センスアンプ５２０のうちの１つ以上は、メモリアレイ５０２内を選択されたストリングを通ってデータ線５１０に流れる読み出し電流に応答して、選択されたメモリセル５０４における論理レベルを読み出すことができる。
メモリデバイス５００の外部の１つ以上のデバイスは、Ｉ／Ｏ線（ＤＱ０～ＤＱＮ）５０８、アドレス線５１６（Ａ０～ＡＸ）、または制御線５３２を使用してメモリデバイス５００と通信することができる。入力／出力（Ｉ／Ｏ）回路５２６は、例えば、制御線５３２及びアドレス線５１６に従って、Ｉ／Ｏ線５０８を使用して、ページバッファ５２２またはメモリアレイ５０２の内外など、メモリデバイス５００の内外にデータの値を転送することができる。ページバッファ５２２は、データがメモリアレイ５０２の関連部分にプログラムされる前に、メモリデバイス５００の外部の１つ以上のデバイスから受信されたデータを記憶することができるか、またはデータがメモリデバイス５００の外部の１つ以上のデバイスに送信される前に、メモリアレイ５０２から読み出されたデータを記憶することができる。
列デコーダ５１４は、アドレス信号（Ａ０～ＡＸ）を受信し、それらをデコードして１つ以上の列選択信号（ＣＳＥＬ１～ＣＳＥＬｎ）にすることができる。セレクタ５２４（例えば、選択回路）は、列選択信号（ＣＳＥＬ１～ＣＳＥＬｎ）を受信し、メモリセル５０４から読み出されるべきか、またはメモリセル５０４にプログラムされるべきデータの値を表すページバッファ５２２内のデータを選択することができる。選択されたデータは、第２のデータ線５１８を使用して、ページバッファ５２２とＩ／Ｏ回路５２６との間で転送することができる。
メモリ制御ユニット５３０は、外部ソースまたは電源（例えば、内部または外部バッテリ、ＡＣ－ＤＣコンバータなど）から、電源電圧（Ｖｃｃ）５３４及び負電源（Ｖｓｓ）５３６（例えば、グラウンド電位）などの正及び負の電源信号を受信することができる。特定の実施例では、メモリ制御ユニット５３０は、正または負の電源信号を内部的に提供するためのレギュレータ５２８を含むことができる。
図６は、本明細書で論じられる技術（例えば、方法論）のうちの任意の１つ以上が遂行され得る例示的なマシン（例えば、ホストシステム）６００のブロック図を示す。代替の実施形態では、マシン６００は、スタンドアロンデバイスとして動作し得るか、または他のマシンに接続（例えば、ネットワーク化）され得る。ネットワーク化された配備では、マシン６００は、サーバクライアントネットワーク環境で、サーバマシン、クライアントマシン、またはその両方の能力で動作し得る。一実施例では、マシン６００は、ピアツーピア（Ｐ２Ｐ）（または他の分散型）ネットワーク環境でピアマシンとして機能し得る。マシン６００は、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ウェブアプライアンス、ＩｏＴデバイス、自動車システム、またはそのマシンによって取られるべきアクションを指定する命令（シーケンシャルまたはその他の方法）を実行することが可能な任意のマシンであり得る。さらに単一のマシンしか示していないが、用語「マシン」は、クラウドコンピューティング、ソフトウェアアズアサービス（ＳａａＳ）、他のコンピュータクラスタ構成などの本明細書で説明される方法論のうちの任意の１つ以上の方法論を遂行するために命令のセット（または複数のセット）を個別にまたは共同で実行するマシンの任意の集合を含むと解釈されるものとする。
本明細書で説明される実施例は、論理、構成要素、デバイス、パッケージ、もしくは機構を含み得るか、またはそれらによって動作し得る。電子回路は、ハードウェア（例えば、単純な回路、ゲート、ロジックなど）を含む有形のエンティティに実装された回路の集合（例えば、セット）である。電子回路の構成要素は、時間の経過及び基礎となるハードウェアの変動性に柔軟に対応し得る。電子回路は、単独でまたは組み合わせて、動作時に特定のタスクを遂行し得る構成要素を含む。一実施例では、電子回路のハードウェアは、特定の動作（例えば、ハードワイヤード）を行うように不変に設計され得る。一実施例では、電子回路のハードウェアは、特定の動作の命令をエンコードするために、物理的に修正された（例えば、磁気的、電気的、不変質量粒子の可動配置など）コンピュータ可読媒体を含む、可変的に接続された物理的構成要素（例えば、実行ユニット、トランジスタ、単純な回路など）を含み得る。物理的構成要素を接続する際に、ハードウェア構成物の基礎となる電気的特性は、例えば、絶縁体から導体に、またはその逆に変更される。この命令により、関係するハードウェア（例えば、実行ユニットまたはロード機構）は、可変接続を介してハードウェア内に電子回路の構成要素を作り、動作中に特定のタスクの一部を行うことが可能となる。したがって、コンピュータ可読媒体は、デバイスが動作しているときに、電子回路の他の構成要素に通信可能に結合される。一実施例では、物理的構成要素のいずれかが、複数の電子回路の複数の構成要素で使用され得る。例えば、動作中、実行ユニットは、ある時点で第１の電子回路の第１の回路で使用され得、別の時点で第１の電子回路の第２の回路によって、または第２の電子回路の第３の回路によって再利用され得る。
マシン（例えば、コンピュータシステム、ホストシステムなど）６００は、処理デバイス６０２（例えば、ハードウェアプロセッサ、中央処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、ハードウェアプロセッサコア、またはそれらの任意の組み合わせなど）、メインメモリ６０４（例えば、読み出し専用メモリ（ＲＯＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはラムバスＤＲＡＭ（ＲＤＲＡＭ）などのダイナミックランダムアクセスメモリ（ＤＲＡＭ）など）、スタティックメモリ６０６（例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）、及びストレージシステム６１８を含み得、これらの一部または全ては、通信インターフェース（例えば、バス）６３０を介して互いに通信し得る。
処理デバイス６０２は、マイクロプロセッサ、中央処理ユニットなどのような１つ以上の汎用処理デバイスを表すことができる。より具体的には、処理デバイスは、複雑命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、もしくは他の命令セットを実装するプロセッサ、または命令セットの組み合わせを実装するプロセッサとすることができる。処理デバイス６０２はまた、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサなどのような１つ以上の専用処理デバイスとすることができる。処理デバイス６０２は、本明細書で論じられる動作及びステップを遂行するための命令６２６を実行するように構成することができる。コンピュータシステム６００は、ネットワーク６２０を経由して通信するためのネットワークインターフェースデバイス６０８をさらに含むことができる。
ストレージシステム６１８は、本明細書で説明される方法論または機能のうちの任意の１つ以上を具体化する命令６２６またはソフトウェアの１つまたは複数のセットが記憶される機械可読記憶媒体（コンピュータ可読媒体としても知られる）を含むことができる。命令６２６はまた、メインメモリ６０４内または処理デバイス６０２内に、コンピュータシステム６００による当該処理デバイスの実行中に完全にまたは少なくとも部分的に存在することができ、メインメモリ６０４及び処理デバイス６０２はまた、機械可読記憶媒体を構成する。
用語「機械可読記憶媒体」は、１つ以上の命令セットを記憶する単一の媒体もしくは複数の媒体、または機械によって実行するための命令のセットを記憶もしくはエンコードすることができ、本開示の方法論のうちの任意の１つ以上を機械に遂行させる任意の媒体を含むと解釈されるべきである。したがって、用語「機械可読記憶媒体」は、限定されないが、ソリッドステートメモリ、光学媒体、及び磁気媒体を含むと解釈されるものとする。一実施例では、密集した（ｍａｓｓｅｄ）機械可読媒体は、不変（例えば、静止）質量を有する複数の粒子を有する機械可読媒体を含む。したがって、密集した機械可読媒体は一時的な伝播信号ではない。大容量の機械可読媒体の具体的な実施例には、半導体メモリデバイス（例えば、電気的プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電子的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ））及びフラッシュメモリデバイスなどの不揮発性メモリ、内蔵ハードディスク及びリムーバブルディスクなどの磁気ディスク、光磁気ディスク、ならびにＣＤ－ＲＯＭ及びＤＶＤ－ＲＯＭディスクが含まれ得る。
マシン６００は、ディスプレイユニット、英数字入力デバイス（例えば、キーボード）、及びユーザインターフェース（ＵＩ）ナビゲーションデバイス（例えば、マウス）をさらに含み得る。一実施例では、ディスプレイユニット、入力デバイス、またはＵＩナビゲーションデバイスのうちの１つ以上は、タッチスクリーンディスプレイであり得る。マシンは、信号生成デバイス（スピーカなど）、または全地球測位システム（ＧＰＳ）センサ、コンパス、加速度計もしくは１つ以上の他のセンサなどの１つ以上のセンサ。マシン６００は、１つ以上の周辺デバイス（例えば、プリンタ、カードリーダなど）と通信するか、またはそれらを制御するためのシリアル（例えば、ユニバーサルシリアルバス（ＵＳＢ）、パラレル、または他の有線もしくは無線（例えば、赤外線（ＩＲ）、近距離無線通信（ＮＦＣ）など）接続などの出力コントローラを含み得る。
ストレージシステム６１８に記憶されている命令６２６（例えば、ソフトウェア、プログラム、オペレーティングシステム（ＯＳ）など）または他のデータは、処理デバイス６０２による使用のためにメインメモリ６０４によってアクセスすることができる。メインメモリ６０４（例えば、ＤＲＡＭ）は、典型的には、高速であるが揮発性であり、したがって、「オフ」状態にある間を含む長期ストレージに適しているストレージシステム６１８（例えば、ＳＳＤ）とは異なるタイプのストレージである。ユーザまたはマシン６００によって使用されている命令６２６またはデータは、典型的には、処理デバイス６０２による使用のためにメインメモリ６０４にロードされる。メインメモリ６０４が一杯になると、メインメモリ６０４を補うために、ストレージシステム６１８からの仮想空間を割り当てることができるが、ストレージシステム６１８のデバイスは、典型的には、メインメモリ６０４よりも遅く、書き込み速度は、典型的には、読み出し速度の少なくとも２倍遅いので、仮想メモリの使用は、（メインメモリ６０４、例えば、ＤＲＡＭとは対照的に）ストレージシステムの遅延に起因してユーザ体験を大幅に低下させる可能性がある。さらに、仮想メモリのためのストレージシステム６１８の使用は、ストレージシステム６１８の使用可能な寿命を大幅に減少させる可能性がある。
命令６２４はさらに、いくつかの転送プロトコル（例えば、フレームリレー、インターネットプロトコル（ＩＰ）、伝送制御プロトコル（ＴＣＰ）、ユーザデータグラムプロトコル（ＵＤＰ）、ハイパーテキスト転送プロトコル（ＨＴＴＰ）など）のうちの任意の１つを利用するネットワークインターフェースデバイス６０８を経由して伝送媒体を使用してネットワーク６２０を介して送信または受信され得る。通信ネットワークの実施例は、とりわけ、ローカルエリアネットワーク（ＬＡＮ）、広域ネットワーク（ＷＡＮ）、パケットデータネットワーク（例えば、インターネット）、携帯電話網（例えば、セルラーネットワーク）、従来型電話サービス（ＰＯＴＳ）ネットワーク、及び無線データネットワーク（例えば、Ｗｉ－Ｆｉ（登録商標）として知られる電気電子技術者協会（ＩＥＥＥ）８０２．１１ファミリの規格、ＷｉＭａｘ（登録商標）として知られるＩＥＥＥ８０２．１６ファミリの規格）、ＩＥＥＥ８０２．１５．４ファミリの規格、ピアツーピア（Ｐ２Ｐ）ネットワークを含み得る。一実施例では、ネットワークインターフェースデバイス６０８は、ネットワーク６２０に接続するための１つ以上の物理的ジャック（例えば、イーサネット、同軸ジャックもしくは電話ジャック）または１つ以上のアンテナを含み得る。一実施例では、ネットワークインターフェースデバイス６０８は、単一入力複数出力（ＳＩＭＯ）技術、複数入力複数出力（ＭＩＭＯ）技術、または複数入力単一出力（ＭＩＳＯ）技術のうちの少なくとも１つを使用して無線通信するための複数のアンテナを含み得る。用語「伝送媒体」は、マシン６００による実行のための命令を記憶、符号化または搬送することができる任意の無形媒体を含み、そのようなソフトウェアの通信を容易にするためにデジタル通信信号またはアナログ通信信号もしくは他の無形媒体を含むと解釈されるものとする。
上記の詳細な説明は、詳細な説明の一部を形成する添付図面に対する参照を含む。図面は、例示として、本発明を実施することができる特定の実施形態を示す。これらの実施形態は、本明細書では「実施例」とも称される。こうした実施例は、図示または説明された要素以外の要素を含み得る。しかしながら、本発明者らは、図示または説明されたそれらの要素のみが提供される実施例も企図する。さらに、本発明者らは、本明細書に図示または説明された特定の実施例（もしくはその１つ以上の態様）に関して、または他の実施例（もしくはその１つ以上の態様）に関して、図示または説明されたそれらの要素（もしくはその１つ以上の態様）の任意の組み合わせまたは変形を使用する実施例も企図する。
本書中に参照される全ての出版物、特許、及び特許文書は、あたかも参照により個別に援用されているかのように、その全体が参照により本明細書に援用される。本書と参照により援用されるそれらの文書との間に一致しない用法がある場合、援用された参考文献（複数可）の用法は、本書の使用に対する補足と見なされるべきである。解決できない不一致の場合、本書における用法が支配する。
本書では、用語「ａ」または「ａｎ」は、特許文書で一般的であるように、「少なくとも１つの（ａｔ ｌｅａｓｔ ｏｎｅ）」または「１つ以上の（ｏｎｅ ｏｒ ｍｏｒｅ）」の任意の他の例または使用法とは関係なく、１つまたは複数を含むために使用される。本書では、用語「または（ｏｒ）」は、非排他的を指す、つまり別段の指示がない限り、「ＡまたはＢ（Ａ ｏｒ Ｂ）」は「ＡであるがＢではなく（Ａ ｂｕｔ ｎｏｔ Ｂ）」、「ＢであるがＡではなく（Ｂ ｂｕｔ ｎｏｔ Ａ）」、及び「Ａ及びＢ（Ａ ａｎｄ Ｂ）」を含むように使用される。添付の特許請求の範囲では、用語「含む（ｉｎｃｌｕｄｉｎｇ）」及び「～において（ｉｎ ｗｈｉｃｈ）」は、それぞれの用語「含む（ｃｏｍｐｒｉｓｉｎｇ）」及び「そこで（ｗｈｅｒｅｉｎ）」の分かりやすい英語の均等物として使用される。また、以下の特許請求の範囲では、用語「含む（ｉｎｃｌｕｄｉｎｇ）」及び「備える（ｃｏｍｐｒｉｓｉｎｇ）」は非限定型である。つまり、請求項の中のそのような用語の後に記載される要素以外の要素を含むシステム、デバイス、物品、またはプロセスは、さらに、その請求項の範囲内に含まれると見なされる。さらに、以下の特許請求の範囲では、用語「第１の」、「第２の」、及び「第３の」などは、単にラベルとして使用されており、その対象に対する数的な要件を課すことを意図していない。
様々な実施例では、本明細書に記載される構成要素、コントローラ、プロセッサ、ユニット、エンジンまたはテーブルは、とりわけ、物理的電子回路、または物理デバイスに記憶されるファームウェアを含むことができる。本明細書で使用される「プロセッサ」は、限定されないが、マイクロプロセッサ、マイクロコントローラ、グラフィックスプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、またはプロセッサもしくはマルチコアデバイスのグループを含む任意の他のタイプのプロセッサもしくは処理回路などの任意のタイプの計算回路を意味する。
本書で使用される用語「水平」は、任意の時点での基板の実際の向きに関係なく、ウェーハまたはダイの下にあるものなど、基板の従来の平面または表面に平行な平面として定義される。用語「垂直」は、上記で定義された水平に直角な方向を指す。「上に（ｏｎ）」、「上方に（ｏｖｅｒ）」、及び「下に（ｕｎｄｅｒ）」などの前置詞は、基板の向きに関係なく、基板の上面または露出面にある従来の平面または表面に関して定義され、一方、（反対の明示的な指示がない場合）「上に（ｏｎ）」は、「上（ｏｎ）」にある別の構造に対するある構造の直接接触を示唆することを意図している。用語「上方に（ｏｖｅｒ）」及び「下に（ｕｎｄｅｒ）」は、構造（または層、特徴など）の相対的配置を識別することを明示的に意図しており、そのように具体的に識別されない限り、識別された構造間の直接接触を明示的に含むが、これらに限定されない。同様に、用語「上方に（ｏｖｅｒ）」及び「下に（ｕｎｄｅｒ）」は水平配向に限定されない。というのも、構造が、水平配向ではなく参照される構造に対して垂直方向に延在しても、こうした構造はある時点で議論中の構造の最外部である場合、参照された構造の「上方に（ｏｖｅｒ）」にあり得るためである。
用語「ウェーハ」及び「基板」は、本明細書では、一般に、集積回路が形成される任意の構造と、集積回路の製造の様々な段階の期間のこうした構造とをも指すために使用される。したがって、以下の詳細な説明は、限定的な意味において解釈されず、様々な実施形態の範囲は、添付の特許請求の範囲だけによって、特許請求の範囲によって権利が与えられる均等物の全範囲と一緒に定義される。
本開示による及び本明細書に記載される様々な実施形態は、メモリセルの垂直構造（例えば、メモリセルのＮＡＮＤストリング）を利用するメモリを含む。本明細書で使用される、方向に関する形容詞は、メモリセルが形成される基板の表面に対するものとして解釈される（すなわち、垂直構造は基板表面から離れて延在すると解釈され、垂直構造の底端は基板表面に最も近い端と解釈され、垂直構造の上端は基板表面から最も遠い端と解釈される）。
本明細書で使用される、水平、垂直、垂線、平行、直角などの方向に関する形容詞は、相対配向を指し得、特に明記しない限り、特定の幾何学的特性への厳密な順守を要求することを意図しない。例えば、本明細書で使用される垂直構造は、基板の表面に厳密に垂直である必要はないが、代わりに、基板の表面に略垂直であり得、基板の表面に対して鋭角（例えば、６０～１２０度など）を形成し得る。
本明細書で説明されるいくつかの実施形態では、異なるドーピング構成が、選択ゲートソース（ＳＧＳ）、制御ゲート（ＣＧ）、及び選択ゲートドレイン（ＳＧＤ）に適用され得、これらのそれぞれは、この実施例では、ポリシリコンで形成され得るか、または少なくともポリシリコンを含み得、その結果、これらの層（例えば、ポリシリコンなど）は、エッチング液にさらされたときに異なるエッチング速度を有し得る。例えば、３Ｄ半導体デバイスでモノリシックピラーを形成するプロセスでは、ＳＧＳ及びＣＧが凹部を形成し得る一方、ＳＧＤは凹部が少ないままであり得るか、または凹部が存在すらしないままであり得る。したがって、これらのドーピング構成は、エッチング液（例えば、テトラメチルアンモニウムヒドロキシド（ＴＭＣＨ））を使用することによって、３Ｄ半導体デバイスの別個の層（例えば、ＳＧＳ、ＣＧ、及びＳＧＤ）への選択的エッチングを可能にし得る。
本明細書で使用されるメモリセルの動作は、メモリセルからの読み出し、メモリセルへの書き込み、またはメモリセルの消去を含む。メモリセルを意図された状態にする動作は、本明細書では「プログラミング」と呼ばれ、メモリセルへの書き込みまたはメモリセルからの消去（すなわち、メモリセルは消去状態にプログラムされ得る）の両方を含むことができる。
要素が別の要素の「上にある（ｏｎ）」、別の要素に「接続されている（ｃｏｎｎｅｃｔｅｄ ｔｏ）」、または別の要素と「結合されている（ｃｏｕｐｌｅｄ ｗｉｔｈ）」と称されるとき、その要素は、他の要素の上に直接あり得るか、直接接続され得るか、もしくは直接結合され得るか、または介在要素が存在し得ることが理解されよう。対照的に、要素が別の要素の「上に直接ある（ｄｉｒｅｃｔｌｙ ｏｎ）」、別の要素に「直接接続されている（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」、または別の要素と「直接結合されている（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｗｉｔｈ）」と称されるとき、介在要素または層は存在しない。２つの要素がそれらを接続する線で図面に示されている場合、別段の指示がない限り、２つの要素は結合が可能であるか、または直接結合が可能であるかのいずれかである。
本明細書で説明される方法の実施例は、少なくとも部分的に、マシンまたはコンピュータに実装することができる。いくつかの実施例は、上記の実施例で説明された方法を遂行するために電子デバイスを構成するように動作可能な命令で符号化されたコンピュータ可読媒体または機械可読媒体を含むことができる。このような方法の実装は、マイクロコード、アセンブリ言語コード、高水準言語コードなどのコードを含み得る。このようなコードは、様々な方法を遂行するためのコンピュータ可読命令を含むことができる。コードは、コンピュータプログラム製品の一部を形成し得る。さらに、コードは、実行中または他の時間などに、１つ以上の揮発性または不揮発性の有形コンピュータ可読媒体に有形で記憶させることができる。これらの有形のコンピュータ可読媒体の実施例は、限定されないが、ハードディスク、リムーバブル磁気ディスク、リムーバブル光ディスク（例えば、コンパクトディスク及びデジタルビデオディスク）、磁気カセット、メモリカードまたはスティック、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）などを含むことができる。
実施例１は、メモリアレイと、メモリコントローラであって、メモリコントローラが、ファームウェアの第１のインスタンスが正常にロードされていないか、またはロードされたが有効かつ動作可能でないことのいずれかを示す１つ以上のロード入力を受信することと、１つ以上のロード入力を受信した後、ファームウェアをロードすることに失敗した試行の回数を示す１つ以上のリロードステータス入力を受信することと、１つ以上のリロードステータス入力が、失敗した試行の回数がプログラム可能な閾値に達したことを示している場合、メモリデバイスを低電力状態にすることと、を含む動作を遂行するようにプログラムされているメモリコントローラとを含むメモリデバイスである。
実施例２では、実施例１の主題は、任意選択で、メモリデバイスを低電力状態にすることが、メモリデバイスのクロックを停止することを含むように構成される。
実施例３では、実施例１の主題は、任意選択で、メモリデバイスを低電力状態にすることが、メモリデバイスのクロックを抑制することを含むように構成される。
実施例４では、実施例１の主題は、任意選択で、メモリデバイスを低電力状態にすることが、メモリデバイスを保護状態にすることを含むように構成される。
実施例５では、実施例１の主題は、任意選択で、メモリデバイスを低電力状態にすることが、メモリデバイスの選択された電力ドメインへの電力をゲートオフすることを含むように構成される。
実施例６では、実施例１の主題は、任意選択で、メモリデバイスを低電力状態にすることが、メモリデバイスのための電圧制御を使用することを含むように構成される。
実施例７では、実施例１～６のいずれかの主題は、任意選択で、ファームウェアアクティビティトラッカが読み出し専用メモリ（ＲＯＭ）の一部を含むように構成される。
実施例８では、実施例１～７のいずれかの主題は、任意選択で、メモリデバイスが、ファームウェアをロードすることに失敗した試行の回数を追跡するように構成されたカウンタを含むように構成される。
実施例９では、実施例１～８のいずれかの主題は、任意選択で、１つ以上のリロードステータス入力が、ファームウェアをロードすることに失敗した試行の経過時間を示し、１つ以上のリロードステータス入力が、経過時間がタイムアウト閾値に達したことを示している場合、メモリデバイスを低電力状態にするように構成される。
実施例１０では、実施例９の主題は、任意選択で、メモリデバイスが、ファームウェアをロードすることに失敗した試行の経過時間を追跡するように構成されたタイマを含むように構成される。
実施例１１は、メモリアレイと、メモリコントローラであって、メモリコントローラが、ファームウェアの第１のインスタンスが正常にロードされていないか、またはロードされたが有効かつ動作可能でないことのいずれかを示す１つ以上のロード入力を受信することと、１つ以上のロード入力を受信した後、ファームウェアをロードすることに失敗した試行の経過時間を示す１つ以上のリロードステータス入力を受信することと、１つ以上のリロードステータス入力が、経過時間がタイムアウト閾値に達したことを示している場合、メモリデバイスを低電力状態にすることと、を含む動作を遂行するようにプログラムされているメモリコントローラと、を含むメモリデバイスである。
実施例１２では、実施例１１の主題は、任意選択で、メモリデバイスを低電力状態にすることが、メモリデバイスのクロックを停止することを含むように構成される。
実施例１３では、実施例１１の主題は、任意選択で、メモリデバイスを低電力状態にすることが、メモリデバイスのクロックを抑制することを含むように構成される。
実施例１４では、実施例１１の主題は、任意選択で、メモリコントローラが、ブートストラッププログラムを使用してプログラムされるようになっている。
実施例１５では、実施例１１の主題は、任意選択で、メモリデバイスが、ファームウェアをロードすることに失敗した試行の経過時間を追跡するように構成されたタイマを含むように構成される。
実施例１６は、プロセッサによって実行されるとき、プロセッサに、ファームウェアの第１のインスタンスが正常にロードされていないか、またはロードされたが有効かつ動作可能でないことのいずれかを示す１つ以上のロード入力を受信することと、１つ以上のロード入力を受信した後、ファームウェアをロードすることに失敗した試行の回数を示す１つ以上のリロードステータス入力を受信することと、１つ以上のリロードステータス入力が、失敗した試行の回数がプログラム可能な閾値に達したことを示している場合、メモリデバイスを低電力状態にすることと、を含む動作を遂行させる命令を提供するデバイス可読ストレージ媒体である。
実施例１７では、実施例１６の主題は、任意選択で、ファームウェアアクティビティトラッカが読み出し専用メモリ（ＲＯＭ）の一部を含むように構成される。
実施例１８では、実施例１６または実施例１７の主題は、任意選択で、ファームウェアアクティビティトラッカが、ファームウェアをロードすることに失敗した試行の回数を追跡するように構成されたカウンタを含むように構成される。
実施例１９では、実施例１６～１８の主題は、任意選択で、メモリデバイスを低電力状態にすることが、メモリデバイスの選択された電力ドメインへの電力をゲートオフすることを含むように構成される。
実施例２０では、実施例１９の主題は、任意選択で、メモリデバイスを低電力状態にすることが、メモリデバイスのための電圧制御を使用することを含むように構成される。
実施例２１は、少なくとも１つの機械可読媒体であって、処理電子回路によって実行されるとき、実施例１～２０のいずれかを実現するための動作を処理電子回路に遂行させる命令を含む、少なくとも１つの機械可読媒体である。
実施例２２は、実施例１～２０のいずれかを実施するための手段を含む装置である。
実施例２３は、実施例１～２０のいずれかを実施するためのシステムである。
実施例２４は、実施例１～２０のいずれかを実施するための方法である。
上記の説明は、例示を意図したものであり、限定的なものではない。例えば、上述の実施例（またはその１つ以上の態様）は、相互に組み合わせて使用され得る。上記説明の検討時、当業者などによって他の実施形態を使用することができる。要約は、読者が技術的開示の本質を迅速に把握することができるように、３７ＣＦＲ§１．７２（ｂ）に準拠するように提供される。これは、特許請求の範囲の範囲または意味を解釈するためにも限定するためにも使用されないとの理解の元に提示される。また、上記の発明を実施するための形態では、様々な特徴が本開示を効率化するために一緒にグループ化され得る。これは、特許請求されていない開示された特徴がいずれかの請求項に対して不可欠であることを意図すると解釈されるべきではない。むしろ、本発明の主題は、特定の開示されている実施形態の全ての特徴に満たないものに存在し得る。したがって、次の特許請求の範囲は発明を実施するための形態にここで組み込まれ、各請求項は別個の実施形態として自立しており、このような実施形態は、様々な組み合わせまたは変形で相互に組み合わせることができると想到される。本発明の範囲は、添付の特許請求の範囲に関して、こうした特許請求の範囲によって権利が与えられる均等物の全範囲と共に決定されるべきである。

Claims (20)

  1. メモリデバイスであって、
    メモリアレイと、
    ファームウェアアクティビティトラッカと、
    メモリコントローラと、
    を含み、
    前記メモリコントローラが、
    ファームウェアの第１のインスタンスが正常にロードされていないか、またはロードされたが有効かつ動作可能でないことのいずれかを示す前記ファームウェアアクティビティトラッカからの１つ以上のロード入力を受信することと、
    前記１つ以上のロード入力を受信した後、前記ファームウェアをロードすることに失敗した試行の回数を示す前記ファームウェアアクティビティトラッカからの１つ以上のリロードステータス入力を受信することと、
    前記１つ以上のリロードステータス入力が、失敗した試行の前記回数がプログラム可能な閾値に達したことを示している場合、前記メモリデバイスを低電力状態にすることと、
    を含む動作を遂行するようにプログラムされている、
    メモリデバイス。
  2. 前記メモリデバイスを低電力状態にすることが、前記メモリデバイスのクロックを停止することを含む、請求項１に記載のメモリデバイス。
  3. 前記メモリデバイスを低電力状態にすることが、前記メモリデバイスのクロックを抑制することを含む、請求項１に記載のメモリデバイス。
  4. 前記メモリデバイスを低電力状態にすることが、前記メモリデバイスを保護状態にすることを含む、請求項１に記載のメモリデバイス。
  5. 前記メモリデバイスを低電力状態にすることが、前記メモリデバイスの選択された電力ドメインへの電力をゲートオフすることを含む、請求項１に記載のメモリデバイス。
  6. 前記メモリデバイスを低電力状態にすることが、前記メモリデバイスのための電圧制御を使用することを含む、請求項１に記載のメモリデバイス。
  7. 前記ファームウェアアクティビティトラッカが読み出し専用メモリ（ＲＯＭ）の一部を含む、請求項１に記載のメモリデバイス。
  8. 前記ファームウェアアクティビティトラッカが、前記ファームウェアをロードすることに失敗した試行の前記回数を追跡するように構成されたカウンタを含む、請求項１に記載のメモリデバイス。
  9. 前記ファームウェアアクティビティトラッカからの前記１つ以上のリロードステータス入力が、前記ファームウェアをロードすることに失敗した試行の経過時間を示し、
    前記１つ以上のリロードステータス入力が、前記経過時間がタイムアウト閾値に達したことを示している場合、前記メモリデバイスを前記低電力状態にする、請求項１に記載のメモリデバイス。
  10. 前記ファームウェアアクティビティトラッカが、前記ファームウェアをロードすることに失敗した試行の前記経過時間を追跡するように構成されたタイマを含む、請求項９に記載のメモリデバイス。
  11. メモリデバイスであって、
    メモリアレイと、
    ファームウェアアクティビティトラッカと、
    メモリコントローラと、
    を含み、
    前記メモリコントローラが、
    ファームウェアの第１のインスタンスが正常にロードされていないか、またはロードされたが有効かつ動作可能でないことのいずれかを示す前記ファームウェアアクティビティトラッカからの１つ以上のロード入力を受信することと、
    前記１つ以上のロード入力を受信した後、前記ファームウェアをロードすることに失敗した試行の経過時間を示す前記ファームウェアアクティビティトラッカからの１つ以上のリロードステータス入力を受信することと、
    前記１つ以上のリロードステータス入力が、前記経過時間がタイムアウト閾値に達したことを示している場合、前記メモリデバイスを低電力状態にすることと、
    を含む動作を遂行するようにプログラムされている、
    メモリデバイス。
  12. 前記メモリデバイスを低電力状態にすることが、前記メモリデバイスのクロックを停止することを含む、請求項１１に記載のメモリデバイス。
  13. 前記メモリデバイスを低電力状態にすることが、前記メモリデバイスのクロックを抑制することを含む、請求項１１に記載のメモリデバイス。
  14. 前記メモリコントローラが、ブートストラッププログラムを使用してプログラムされている、請求項１１に記載のメモリデバイス。
  15. 前記ファームウェアアクティビティトラッカが、前記ファームウェアをロードすることに失敗した試行の前記経過時間を追跡するように構成されたタイマを含む、請求項１１に記載のメモリデバイス。
  16. 命令を含む非一時的コンピュータ可読媒体であって、前記命令が、プロセッサによって実行されるとき、前記プロセッサに、
    ファームウェアの第１のインスタンスが正常にロードされていないか、またはロードされたが有効かつ動作可能でないことのいずれかを示すファームウェアアクティビティトラッカからの１つ以上のロード入力を受信することと、
    前記１つ以上のロード入力を受信した後、前記ファームウェアをロードすることに失敗した試行の回数を示す前記ファームウェアアクティビティトラッカからの１つ以上のリロードステータス入力を受信することと、
    前記１つ以上のリロードステータス入力が、失敗した試行の前記回数がプログラム可能な閾値に達したことを示している場合、メモリデバイスであってメモリアレイと前記ファームウェアアクティビティトラッカとを含む前記メモリデバイスを低電力状態にすることと、
    を含む動作を遂行させる、非一時的コンピュータ可読媒体。
  17. 前記ファームウェアアクティビティトラッカが読み出し専用メモリ（ＲＯＭ）の一部を含む、請求項１６に記載の非一時的コンピュータ可読媒体。
  18. 前記ファームウェアアクティビティトラッカが、前記ファームウェアをロードすることに失敗した試行の前記回数を追跡するように構成されたカウンタを含む、請求項１６に記載の非一時的コンピュータ可読媒体。
  19. 前記メモリデバイスを低電力状態にすることが、前記メモリデバイスの選択された電力ドメインへの電力をゲートオフすることを含む、請求項１６に記載の非一時的コンピュータ可読媒体。
  20. 前記メモリデバイスを低電力状態にすることが、前記メモリデバイスのための電圧制御を使用することを含む、請求項１６に記載の非一時的コンピュータ可読媒体。
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