KR101285204B1 - 정보 처리장치 및 정보 처리장치의 제어방법 - Google Patents

정보 처리장치 및 정보 처리장치의 제어방법 Download PDF

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Abstract

정보 처리장치는, 제1 연산 유닛과, 제 1 연산 유닛과는 다른 제2 연산 유닛과, 제1 연산 유닛 및 제2 연산 유닛에 클록을 공급하도록 구성된 공급 유닛과, 제2 연산 유닛의 기동 완료에 따라 제2 연산 유닛에 대한 클록의 공급을 정지시키고, 제1 연산 유닛의 기동 완료에 따라 제2 연산 유닛에 대한 클록의 공급을 재개시키도록 공급 유닛을 제어하도록 구성된 제어 유닛을 포함한다.

Description

정보 처리장치 및 정보 처리장치의 제어방법{INFORMATION PROCESSING APPARATUS AND CONTROL METHOD FOR INFORMATION PROCESSING APPARATUS}
본 발명은, 정보 처리장치 및 정보 처리장치의 제어방법에 관한 것이다.
최근, 중앙처리장치(CPU)(범용의 프로세서)와 디지털 신호 처리기(DSP)(데이터 처리에 특화된 프로세서)를 조합한 비대칭 멀티프로세서 시스템으로 구성된 정보 처리장치가 증가해 왔다.
비대칭 멀티프로세서 시스템에서는, 많은 경우에, CPU와 DSP는 마스터-슬레이브 구성을 취한다. 마스터-슬레이브 구성에 있어서는, CPU가 마스터 프로세서로서의 역할을 하고, DSP가 슬레이브 프로세서로서의 역할을 한다. CPU와 DSP가 메모리를 공유하고, CPU가 DSP의 기동과 동작을 제어한다.
종래, 마스터-슬레이브 비대칭 멀티프로세서 시스템으로 구성되는 정보 처리장치에 있어서, 시스템의 기동시에는 도 5에 도시된 것과 같은 처리가 실행되고 있었다. 우선, CPU는, CPU의 기동처리를 실행한다(t1∼t3). 다음에, CPU는, DSP의 소프트웨어를 다운로드한다(t3∼t4). 다음에, CPU는, DSP의 리셋을 해제한다(t4∼t5). 다음에, DSP는, DSP의 기동처리를 실행한다(t5∼t6).
한편, 하드웨어의 소비 전력을 삭감하는 기술로서, 클록 게이팅으로 불리는 기술이 존재한다. 클록 게이팅이란, 하드웨어가 동작하지 않고 있을 때, 하드웨어에 대해 클록의 공급을 정지하는 기술이다(일본국 특개평 5-235710 참조).
일반적으로, 하드웨어를 리셋하고 있을 때에는, 그 하드웨어에 대해 클록을 계속해서 공급할 필요가 있다. 따라서, 전술한 구성의 정보 처리장치에 있어서는, CPU가 기동처리 등을 실행하고 있는 동안에, DSP가 아무런 처리도 실행하고 있지 않는데도 불구하고, 클록 게이팅을 적용해서 소비 전력을 삭감시킬 수는 없었다.
본 발명의 일면에 따른 장치는, 장치를 제어하는 제1 연산 유닛과, 상기 제1 연산 유닛으로부터의 명령에 따라 데이터 처리를 실행하는 제2 연산 유닛과, 상기 제1 연산 유닛에 클록을 공급하고, 상기 제2 연산 유닛에 클록을 공급하는 공급 유닛과, 상기 제2 연산 유닛의 기동이 완료된 후, 상기 제 1 연산 유닛의 기동이 완료되기 전에 상기 제2 연산 유닛에 대한 클록 공급을 정지시키고, 상기 제1 연산 유닛의 기동이 완료된 후에 상기 제2 연산 유닛에 대한 클록 공급을 재개하는 제어 유닛을 포함한다.
본 발명의 또 다른 특징은 첨부도면을 참조하는 이하의 실시예의 상세한 설명으로부터 명확해질 것이다.
본 명세서에 포함되고 본 명세서의 일부를 구성하는 다음의 첨부도면은, 본 발명의 예시적인 실시예 특징 및 국면을 예시하며, 이하의 상세한 설명과 함께, 본 발명의 원리를 설명하는 역할을 한다.
도 1은 본 발명의 실시예의 시스템의 구성을 나타낸 블록도이다.
도 2는 DSP의 구성을 나타낸 블록도이다.
도 3은 다기능 주변장치(multifunction peripheral)(MFP)가 기동할 때에 CPU 및 DSP가 실행하는 처리의 시퀀스를 나타낸 흐름도이다.
도 4가 MFP가 기동할 때 CPU 및 DSP가 실행하는 처리의 시퀀스를 나타낸 타임 차트이다.
도 5는 종래기술을 설명하기 위한 타임 차트이다.
이하, 본 발명의 다양한 실시예, 특징 및 국면을 첨부도면을 참조하여 상세히 설명한다.
도 1은, 제1 실시예에 따른 시스템의 구성을 나타낸 블록도이다.
도 1에서, 이 시스템은, MFP(001), 퍼스널 컴퓨터(PC)(002) 및 네트워크(003)를 포함한다. MFP(001)은 네트워크(003)를 거쳐 PC(002)와 통신가능하다.
MFP(001)은, 시스템 고밀도 집적회로(LSI)(101). 랜덤 액세스 메모리(RAM)(102), 및 판독 전용 메모리(ROM) 103(불휘발성의 기억매체)을 포함한다. ROM 103은 CPU(201)의 부트 프로그램, CPU(201)의 제어 프로그램 및 DSP(203)의 데이터 처리 프로그램 등을 기억한다. MFP(001)은 조작부(104), 프린터(105) 및 스캐너(106)를 더 포함한다.
PC(002)로부터 인쇄 명령을 수신한 경우, MFP(001)는, 시스템 LSI(101)에 의해 화상 데이터에 대해 화상처리를 실행하고, 프린터(105)에 의해 용지에 화상을 인쇄하도록 한다. 또한, MFP(001)는, 조작부(104)를 사용하여 유저로부터 카피 명령을 접수한 경우, 스캐너(106)에 의해 원고를 판독하고, 시스템 LSI(101)에 의해 화상 데이터에 대해 화상처리를 실행하여, 프린터(105)에 의해 용지에 화상을 인쇄하도록 한다.
시스템 LSI(101)은, CPU(201)∼클록 제네레이터(217)를 포함한다. CPU(201)는 MFP(001)를 제어한다. CPU(201)는, ROM 103에 기억된 프로그램을 RAM(102)에 전개해서 그것을 실행한다. 인터럽트 콘트롤러(202)는, 네트워크(003) 등으로부터의 인터럽트를 CPU(201)에 전한다. DSP(203)는, CPU(201)에 의한 처리를 보조하기 위해, 렌더링 처리, 스캐너 화상처리 등을 실행한다. CPU(201)과 DSP(203)은, CPU(201)가 마스터이고 DSP(203)가 슬레이브라고 하는 관계로 되어 있다.
ROM 204(불휘발성의 기억매체)는, DSP(203)의 부트 프로그램 등을 기억한다. ROM 204는, DSP(203)의 데이터 처리 프로그램을 기억하는 RAM(102) 상의 어드레스도 기억한다. 인터럽트 콘트롤러(205)는, 네트워크(003) 등으로부터의 인터럽트를 DSP(203)에 전한다. RAM 콘트롤러(206)는, CPU(201) 등으로부터의 메모리 액세스 요구에 응답하여, RAM(102)에 대해 데이터의 판독이나 기록을 실행한다. ROM 콘트롤러(207)는, CPU(201) 등으로부터의 ROM 액세스 요구에 응답하여, ROM 103으로부터 데이터의 판독을 실행한다.
네트워크 인터페이스(208)는, CPU(201) 등으로부터의 네트워크 액세스 요구에 응답하여, 네트워크(003)에 대해 데이터의 송신이나 수신을 실행한다. 사용자 인터페이스(UI) 콘트롤러(209)는, 조작부(104)에서 표시를 행하기 위한 데이터를 CPU(201)로부터 조작부(104)로 전송하고, 조작부(104)에서 유저에 의해 입력된 데이터를 조작부(104)로부터 CPU(201)로 전송한다. 프린터 인터페이스(210)는, RAM(102)에 기억된 화상 데이터를 프린터(105)에 전송한다. 스캐너 인터페이스(211)는, 스캐너(106)에 의해 판독된 화상 데이터를 RAM(102)에 전송한다.
화상처리 프로세서(212)는, RAM(102)에 기억된 화상을 인쇄하기 위한 화상처리를 실행한다. Joint Bi-level Image Experts Group(JBIG) 인코더(213)는, RAM(102)에 기억된 JBIG 압축전의 화상 데이터에 대해 JBIG 압축을 실행한다. JBIG 디코더(214)는, RAM(102)에 기억된 JBIG 압축후의 화상 데이터에 대해 JBIG 신장을 실행한다. 버스 215는, 시스템 LSI(101)의 각 구성요소 사이에서 데이터의 통신을 매개한다. 버스 216은, DSP(203)과 ROM 204 또는 버스 215 사이에서 데이터의 통신을 매개한다.
클록 제네레이터(217)는, CPU(201)와 DSP(203)가 동작하기 위해 필요한 클록을 발생하여, 발생한 클록을 CPU(201)와 DSP(203)에 공급한다. 이때, 클록 제네레이터(217)는, CPU(201) 및 DSP(203) 이외의 구성요소에 대하여도, 필요에 따라, 발생한 클록을 공급하는 것이 가능하다.
도 2는, 본 실시예에 따른 DSP(203)의 구성을 나타낸 블록도이다.
DSP(203)는, 주 도메인(301)과 부 도메인(302)으로 나뉠 수 있다. 주 도메인(301)은, 파이프라인(303), 명령 캐쉬(IC)(304), 범용 레지스터(GPR)(305), 데이터 캐쉬(DC)(306), 버스 인터페이스 유닛(BIU)(307)을 포함한다. 부 도메인(302)은, 온 칩 디버그부(OCD)(308), 인터럽트 처리부(INT)(309), 클록 제어부(310), 클록 게이트회로(311)를 포함한다.
DSP(203)의 상태로서는, 동작 상태와 리셋 상태와 인터럽트 대기 상태가 존재한다. DSP(203)이 동작 상태일 때, 주 도메인(301)과 부 도메인(302)에 클록이 공급되고, 전력이 소비된다. DSP(203)가 리셋 상태일 때, 주 도메인(301)과 부 도메인(302)에 클록이 공급되고, 동작 상태보다 낮은 전력이 소비된다. DSP(203)가 인터럽트 대기 상태일 때, 주 도메인(301)에는 클록이 공급되지 않고, 부 도메인(302)에만 클록이 공급되어, 리셋 상태보다 낮은 전력이 소비된다. 인터럽트 대기 상태로의 DSP(203)의 스위칭 상태의 명령은 파이프라인(303)에서 실행된다. 클록을 정지하기 위한 정보가 파이프라인(303)으로부터 클록 제어부(310)로 전송되어, 클록이 정지된다.
도 3은, MFP(001)가 기동할 때에 실행되는 CPU(201) 및 DSP(203)의 처리의 시퀀스를 나타낸 흐름도이다.
이 흐름도에 나타낸 시퀀스는, MFP(001)가 전원 온으로 되었을 때 또는 전력 절약 모드로부터 통상 모드로 복귀했을 때에 실행된다.
우선, 스텝 S101에서, 클록 제네레이터(217)는, CPU(201)에 대해 클록의 공급을 개시한다. 이와 함께, 스텝 S201에서, 클록 제네레이터(217)는, DSP(203)에 대해 클록의 공급을 개시한다.
다음에, 스텝 S102에서, CPU(201)는 CPU(201)을 리셋한다. 이와 함께, 스텝 S202에서, DSP(203)은 DSP(203)을 리셋한다.
다음에, 스텝 S103에서, CPU(201)은, ROM 103에 기억된 CPU(201)의 부트 프로그램을 사용하여, CPU(201)의 기동처리를 실행한다. 이와 함께, 스텝 S203에서, DSP(203)은, ROM 204에 기억된 DSP(203)의 부트 프로그램을 사용하여 DSP(203)의 기동처리를 실행한다.
스텝 S104에서, CPU(201)은, CPU(201)의 기동처리가 완료하면, CPU(201)의 제어 프로그램 및 DSP(203)의 데이터 처리 프로그램을, ROM 103으로부터 RAM(102)으로 다운로드한다.
스텝 S204에서, DSP(203)의 기동처리가 완료하면, DSP(203)는 인터럽트 대기 상태로 이행한다. 그리고, 스텝 S205에서, DSP(203)가 인터럽트 대기 상태로 이행하면, DSP(203)은 클록 제어부(310)를 사용하여 DSP(203)에 대한 클록의 공급을 정지시킨다.
다음에, 스텝 S105에서, CPU(201)은, DSP(203)의 프로그램의 다운로드가 완료하면, DSP(203)에 인터럽트 신호를 송신한다. 그리고 스텝 S206에서, DSP(203)은 인터럽트 처리부(309)를 사용하여 CPU(201)로부터 인터럽트 신호를 수신한다.
스텝 S106에서, CPU(201)은, DSP(203)에 인터럽트 신호를 송신한 후, DSP(203)가 데이터 처리를 완료할 때까지 대기한다.
스텝 S207에서, DSP(203)은, CPU(201)로부터 인터럽트 신호를 수신하면, 클록 제어부(310)를 사용하여 DSP(203)에 대한 클록의 공급을 재개시킨다.
다음에, 스텝 S208에서, DSP(203)은, CPU(201)로부터 송신된 인터럽트 신호를 수신하면, 이하에서 설명하는 예외처리(DSP(203)을 인터럽트 상태로부터 복귀시키기 위해 사용되는 각종 처리)를 실행한다. 우선, DSP(203)은 인터럽트 요인을 해석한다. 다음에, 인터럽트 요인이 주 도메인(301)을 사용한 데이터 처리이었을 경우, DSP(203)는 인터럽트 요인을 클리어하고, 인터럽트 상태로부터 복귀하기 위한 인터럽트 복귀 명령을 실행한다. 인터럽트 복귀 명령에 따르면, DSP(203)가, ROM 204에 있어서 DSP(203)의 데이터 처리 프로그램이 기억된 기억영역을 표시하는 어드레스에 근거하여 RAM(102)에 기억된 DSP(203)의 데이터 처리 프로그램에 액세스한다.
다음에, 스텝 S209에서, DSP(203)는 인터럽트 대기 상태로부터 복귀한다.
다음에, 스텝 S210에서, DSP(203)은, RAM(102)에 기억된 DSP(203)의 데이터 처리 프로그램을 사용하여 데이터의 처리를 실행한다.
도 4는, 도 3의 시퀀스를 실행했을 때의 CPU(201) 및 DSP(203)의 동작 상황을 나타낸 타임 차트이다
t2∼t5에 있어서, DSP에 대해 클록 게이팅을 적용함으로써, DSP에 의해 소비되는 전력을 삭감할 수 있다는 것을 알 수 있다.
본 실시예에 따르면, CPU(201)의 기동중에 DSP(203)의 기동이 완료하고 있는 동안에, DSP(203)에 클록 게이팅을 적용함으로써, DSP(203)의 소비 전력을 삭감하는 것이 가능해진다.
제1 실시예에서는, ROM 204는, DSP(203)의 데이터 처리 프로그램이 기억되는 RAM(102) 상의 어드레스를 격납한다. 스텝 S208에서 예외처리에 있어서의 인터럽트 복귀 명령을 실행할 때에는, DSP(203)가 ROM 204에 격납된 어드레스에 근거하여 RAM(102)에 기억된 DSP(203)의 데이터 처리 프로그램에 액세스하고 있었다.
그렇지만, 프로그램이 기억되는 RAM(102) 상의 어드레스는, 프로그램을 컴파일하였을 때에 확정된다. 따라서, 시스템 LSI(101)을 형성할 때에 DSP(203)의 데이터 처리 프로그램의 컴파일을 완료해야 한다. 그러면, DSP(203)의 데이터 처리 프로그램을 나중에 변경하기를 원하여도, 변경할 수 없게 되어 버린다.
제2 실시예에서는, 상기한 문제를 해결하기 위해, 제1실시예의 구성을 아래와 같이 변경한다.
우선, ROM 204에, 소정의 레지스터(미도시)의 어드레스를 격납한다. 다음에, 스텝 S208에서 예외처리의 인터럽트 복귀 명령을 실행하기 전에, DSP(203)의 데이터 처리 프로그램이 기억된 RAM(102) 상의 어드레스를, 전술한 소정의 레지스터(미도시)에 격납한다. 이 처리는, CPU(201)가 DSP(203)의 데이터 처리 프로그램을 RAM(102)에 다운로드했을 때에 실행해도 된다.
그리고, 스텝 S208에서 예외처리의 인터럽트 복귀 명령을 실행할 때, DSP(203)가 ROM 204에 격납된 어드레스에 근거하여 소정의 레지스터에 액세스한다. 그리고, DSP(203)는, 소정의 레지스터에 격납된 어드레스에 근거하여, RAM(102)에 기억된 DSP(203)의 데이터 처리 프로그램에 액세스한다.
본 실시예에 따르면, DSP(203)의 데이터 처리 프로그램의 컴파일을 끝내지 않은 상태에서 시스템 LSI(101)을 형성하는 것이 가능해진다. 이에 따라, DSP(203)의 데이터 처리 프로그램을 나중에 변경하는 것이 가능해진다.
본 발명의 국면은, 전술한 실시예(들)의 기능을 수행하기 위해 기억장치에 기록된 프로그램을 판독하여 실행하는 시스템 또는 장치(또는 CPU 또는 MPU 등의 소자)의 컴퓨터나, 예를 들면, 전술한 실시예(들)의 기능을 수행하기 위해 기억장치에 기록된 프로그램을 판독하여 실행함으로써, 시스템 또는 장치의 컴퓨터에 의해 수행되는 단계들을 갖는 방법에 의해 구현될 수도 있다. 이와 같은 목적을 위해, 예를 들어, 네트워크를 거쳐, 또는 기억장치로서의 역할을 하는 다양한 종류의 기록매체(예를 들어, 컴퓨터 판독가능한 매체)로부터 이 프로그램이 컴퓨터로 주어진다.
예시적인 실시예들을 참조하여 본 발명을 설명하였지만, 본 발명이 이러한 실시예에 한정되지 않는다는 것은 자명하다. 이하의 청구범위의 보호범위는 가장 넓게 해석되어 모든 변형, 동등물 구조 및 기능을 포괄하여야 한다.

Claims (21)

  1. 장치를 제어하는 제1 연산 유닛과,
    상기 제1 연산 유닛으로부터의 명령에 따라 데이터 처리를 실행하는 제2 연산 유닛과,
    상기 제1 연산 유닛에 클록을 공급하고, 상기 제2 연산 유닛에 클록을 공급하는 공급 유닛과,
    상기 제2 연산 유닛의 기동이 완료된 후, 상기 제 1 연산 유닛의 기동이 완료되기 전에 상기 제2 연산 유닛에 대한 클록 공급을 정지시키고, 상기 제1 연산 유닛의 기동이 완료된 후에 상기 제2 연산 유닛에 대한 클록 공급을 재개하는 제어 유닛을 포함하는 정보 처리장치.
  2. 제 1항에 있어서,
    상기 제2 연산 유닛은, 디지털 신호 처리기(DSP)인 정보 처리장치.
  3. 제 1항에 있어서,
    상기 제1 연산 유닛이 기동할 때 사용하는 제1 기동 프로그램을 기억하도록 구성된 제1 기억 유닛과,
    상기 제2 연산 유닛이 기동할 때에 사용하는 제2 기동 프로그램을 기억하도록 구성된 제2 기억 유닛을 더 포함하는 정보 처리장치.
  4. 제 3항에 있어서,
    상기 제1 기억 유닛 및 상기 제2 기억 유닛은, 불휘발성의 기억 유닛인 정보 처리장치.
  5. 제 3항에 있어서,
    데이터 처리의 실행에 사용되는 제3 프로그램을 기억하는 제3 기억 유닛을 더 포함하는 정보 처리장치.
  6. 제 5항에 있어서,
    상기 제3 기억 유닛은 휘발성의 기억 유닛인 정보 처리장치.
  7. 제 5항에 있어서,
    상기 제1 연산 유닛은, 상기 제1 연산 유닛의 기동 완료에 따라 상기 제3 프로그램을 기억하도록 상기 제3 기억 유닛을 제어하는 정보 처리장치.
  8. 제 5항에 있어서,
    상기 제2 연산 유닛은, 상기 제2 연산 유닛에 대한 클록의 공급 재개에 따라 상기 제3 프로그램을 사용해서 데이터 처리를 실행하는 정보 처리장치.
  9. 제 5항에 있어서,
    상기 제2 기억 유닛은, 상기 제3 프로그램에 액세스하기 위해 사용하는 제1 정보를 기억하고,
    상기 제2 연산 유닛은, 상기 제1 정보에 근거하여 상기 제3 프로그램에 액세스하는 정보 처리장치.
  10. 제 9항에 있어서,
    상기 제1 정보는, 상기 제3 기억 유닛에 있어서 상기 제3 프로그램이 기억된 기억영역을 표시하는 제1 어드레스인 정보 처리장치.
  11. 제 9항에 있어서,
    상기 제3 기억 유닛에 있어서 상기 제3 프로그램이 기억된 기억영역을 표시하는 제1 어드레스를 기억하도록 구성된 제4 기억 유닛을 더 포함하고,
    상기 제1 정보는, 상기 제4 기억 유닛에 있어서 상기 제1 어드레스가 기억된 기억영역을 표시하는 제2 어드레스인 정보 처리장치.
  12. 제1 항에 있어서,
    상기 제어 유닛은, 상기 공급 유닛이 공급하는 클록이 제 2 연산 유닛에 공급되는 것을 정지시키기 위한 클록 게이트 회로를 포함하는 정보 처리장치.
  13. 제1 항에 있어서,
    상기 제2 연산 유닛은, 상기 제2 연산 유닛의 기동이 완료된 후, 상기 제1 연산 유닛이 발생하는 인터럽트를 수신하는 것이 가능한 상태로 되는 정보 처리장치.
  14. 제13 항에 있어서,
    상기 상태에서는, 상기 공급 유닛으로부터 상기 제어 유닛에 클록이 공급되고, 상기 공급 유닛으로부터 상기 제 2 연산 유닛에 클록이 공급되지 않는 정보 처리장치.
  15. 제1 항에 있어서,
    상기 장치가 전원 온되거나, 또는 전력 절약 모드로부터 통상 모드로 복귀했을 경우에, 상기 제1 연산 유닛의 기동 및 상기 제2 연산 유닛의 기동이 실행되는 정보 처리장치.
  16. 제15 항에 있어서,
    상기 제1 연산 유닛의 기동 및 상기 제2 연산 유닛의 기동이 실행되기 전에, 상기 1 연산 유닛과 상기 제 2 연산 유닛이 리셋되는 정보 처리장치.
  17. 제16 항에 있어서,
    상기 장치가 전원 온되거나 또는 전력 절약 모드로부터 통상 모드로 복귀했을 경우에, 상기 공급 유닛이 상기 제1 연산 유닛과 상기 제2 연산 유닛에 클록을 공급하여 상기 제 1 연산 유닛과 제2 연산 유닛이 리셋되는 정보 처리장치.
  18. 제1 항에 있어서,
    용지에 화상을 인쇄하는 프린터 및 원고를 판독하는 스캐너 중 적어도 하나를 더 구비하는 정보 처리장치.
  19. 제1 항에 있어서,
    화상 데이터를 수신하는 수신 수단을 더 구비하고,
    상기 제 2 연산 유닛은, 상기 수신 수단에 의해 수신된 화상 데이터에 대하여 화상처리를 실행하는 정보 처리장치.
  20. 장치를 제어하는 제1 연산 유닛과,
    상기 제 1 연산 유닛으로부터의 명령에 따라 데이터 처리를 행하는 제2 연산 유닛과,
    상기 제1 연산 유닛에 대한 클록을 공급하고, 상기 제2 연산 유닛에 대한 클록을 공급하는 공급 유닛과,
    상기 제 2 연산 유닛에 대한 클록의 공급을 정지시키는 제어 유닛을 포함하는 장치의 제어방법으로서,
    상기 제 2 연산 유닛의 기동이 완료된 후, 상기 제 2 연산 유닛의 기동이 데이터 처리를 실행하기 전에 상기 제 2 연산 유닛에 대한 클록의 공급을 정지시키는 단계와,
    상기 제1 연산 유닛의 기동이 완료된 후에 상기 제2 연산 유닛에 대한 클록의 공급을 재개하는 단계를 포함하는 제어방법.
  21. 장치를 제어하는 제1 연산 유닛과,
    상기 제 1 연산 유닛으로부터의 명령에 따라 데이터 처리를 실행하는 제2 연산 유닛과,
    상기 제1 연산 유닛에 대한 클록을 공급하고, 상기 제2 연산 유닛에 대한 클록을 공급하는 공급 유닛과,
    상기 제2 연산 유닛에 대한 클록의 공급를 정지시키는 제어 유닛을 포함하는 장치에서,
    상기 제 2 연산 유닛의 기동이 완료된 후, 상기 제 1 연산 유닛의 기동이 완료되기 전에 상기 제 2 연산 유닛에 대한 클록의 공급을 정지시키는 단계와,
    상기 제 1 연산 유닛의 기동이 완료된 후에, 상기 제 1 연산 유닛에 대한 클록의 공급을 재개하는 단계를 실행시키기 위한 프로그램이 기억되어 있는 컴퓨터 판독가능한 기억매체.
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