KR102052490B1 - 레이턴시 조절 장치 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은 레이턴시 조절 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 레이턴시를 제어하여 테스트 스크린 성능을 향상시킬 수 있도록 하는 기술이다. 이러한 본 발명은 레이턴시 동작을 제어하기 위한 클록 및 선택신호를 출력하는 제어부, 클록에 동기된 노말 레이턴시신호를 출력하는 레이턴시부, 선택신호에 따라 클록에 동기된 셀프 레이턴시신호를 출력하거나 셀프 레이턴시신호의 주기를 비동기로 조정하여 출력하는 셀프 레이턴시부, 및 노말 레이턴시신호와 셀프 레이턴시신호 중 어느 하나를 선택하여 레이턴시 제어신호를 출력하는 선택부를 포함한다.

Description

레이턴시 조절 장치 및 이를 포함하는 반도체 장치{Latency control device and semiconductor device including the same}
본 발명은 레이턴시 조절 장치 및 이를 포함하는 반도체 장치에 관한 것으로, 특히 레이턴시를 제어하여 테스트 스크린 성능을 향상시킬 수 있도록 하는 기술이다.
시스템 내의 여러 반도체 장치는 서로 신호와 데이터를 주고 받으면서 동작한다. 예를 들어, DRAM과 같은 반도체 메모리 장치의 경우, 시스템의 컨트롤러(Controller)가 메모리 장치에 리드(Read) 명령을 인가하면 메모리 장치는 저장된 데이터를 출력하여 컨트롤러로 전달한다.
그런데, 메모리 장치가 리드 명령을 인가받은 시점에 곧바로 데이터를 출력할 수는 없다. 메모리 장치 내부에서 데이터를 호출하고 정렬하는 과정을 거쳐 데이터를 출력하기까지의 시간이 필요하다.
이와 같이, 여러 반도체 장치의 상호 동작을 위해서는 반도체 장치에 특정 신호가 인가된 후 그에 대응하는 동작이 실제로 수행되기까지의 대기 시간을 규정해 놓을 필요가 있는데, 이를 레이턴시(Latency)라 한다. 예를 들어, DRAM에서 리드 명령이 인가된 후 실제로 데이터가 출력되는 시점까지의 시간을 카스 레이턴시(CAS Latency, CL)라고 한다.
만약, 카스 레이턴시 CL = 5 클록(tCK)이라고 가정하면, DRAM의 입력 패드로 리드 명령이 인가된 후 정확히 5 클록 이후에 DRAM의 DQ 패드를 통해 데이터가 출력되어야 한다. 레이턴시 조절 회로는 이렇게 반도체 장치로 인가되는 각종 신호에 대응하는 동작이 그 신호의 레이턴시에 맞추어 정확한 타이밍에 수행될 수 있도록 입력신호의 지연량을 조절해 주는 역할을 수행한다.
그런데, 동기식 반도체 장치는 외부로부터 인가되는 외부 클록에 동기되어 데이터를 입출력한다. 이에 따라, 종래의 레이턴시 조절 회로는 클록에 동기하여 동작하므로 레이턴시의 최소 지연 단위가 클록의 주기에 한정된다.
또한, 종래의 레이턴시 조절 회로는 레이턴시의 최대 지연량보다 작은 간격으로 연속된 신호를 처리하기 위해 주로 플립플롭을 직렬 연결하여 사용한다. 종래의 레이턴시 조절 회로는 연속된 명령신호를 처리하기 위해 플립플롭을 통해 직렬 쉬프트 동작을 수행한다.
이에 따라, 레이턴시의 최소 지연량 또는 최대 지연량의 범위가 (클록 주기) * (플립플롭의 수)로 제한된다. 즉, 클록 주기는 "최소 지연량"에 해당하고, 최소 지연 단위가 클록에 동기하여 동작한다. 또한, 최대 지연량의 크기가 (클록 주기) * (플립플롭의 수)가 된다. 이러한 특성은 테스트 스크린의 성능을 제한하는 요소가 될 수 있다.
본 발명은 원하는 지연량에 해당하는 코드 세팅을 통해 테스트 스크린 성능을 향상시킬 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 레이턴시 동작을 제어하기 위한 클록 및 선택신호를 출력하는 제어부; 클록에 동기된 노말 레이턴시신호를 출력하는 레이턴시부; 선택신호에 따라 클록에 동기된 셀프 레이턴시신호를 출력하거나 셀프 레이턴시신호의 주기를 비동기로 조정하여 출력하는 셀프 레이턴시부; 및 노말 레이턴시신호와 셀프 레이턴시신호 중 어느 하나를 선택하여 레이턴시 제어신호를 출력하는 선택부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 레이턴시 조절 장치는, 코드신호에 따라 특정 지연량을 갖는 코드값을 세팅하여 복수의 코딩신호를 출력하는 코드 세팅부; 명령신호를 일정시간 래치하는 래치부; 래치부의 출력에 따라 임의의 주기신호의 지연량을 조절하는 주기 조정부; 선택신호에 따라 클록에 동기된 발진신호를 출력하거나 발진신호를 주기 조정부의 출력에 동기하여 출력하는 선택부; 발진신호를 분주하여 복수의 주기신호를 출력하는 레지스터부; 및 복수의 코딩신호와 복수의 주기신호를 비교하여 셀프 레이턴시신호를 출력하는 비교부를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 원하는 지연량에 해당하는 코드 세팅을 통해 지연 회로의 최소 및 최대 지연 범위를 확장할 수 있다.
둘째, 클록 비동기 동작을 통해 최소 지연 단위를 클록 주기보다 작게 사용하여 테스트 스크린 성능을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 레이턴시 조절 장치를 포함하는 반도체 장치의 구성도.
도 2는 도 1의 셀프 레이턴시부에 관한 상세 구성도.
도 3은 도 2의 코드 세팅부에 관한 다른 실시예.
도 4 및 도 5는 도 1의 레이턴시 조절 장치에 관한 동작 타이밍도.
도 6은 도 2의 셀프 레이턴시부에 관한 동작 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 레이턴시 조절 장치를 포함하는 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 제어부 CON, 레이턴시부(100), 셀프 레이턴시부(200), 선택부(300) 및 모니터부(400)를 포함한다.
여기서, 제어부 CON는 클록 CLK, 명령신호 CMD 및 레이턴시 신호 LATENCY<0:n>를 레이턴시부(100)에 출력한다. 그리고, 제어부 CON는 인에이블 신호 EN를 선택부(300)에 출력하고, 클록 CLK, 명령신호 CMD, 인에이블 신호 EN, 선택신호 SEL, 코드신호 CODE 및 주기신호 PERIOD<0:M>를 셀프 레이턴시부(200)에 출력한다. 또한, 제어부 CON는 모니터부(400)로부터 모니터링 신호 OSC_OUT를 입력받는다.
이러한 제어부 CON는 레이턴시부(100)와, 셀프 레이턴시부(200)에 각종 제어신호를 출력하여 레이턴시 동작을 제어한다. 그리고, 제어부 CON는 모니터링 신호 OSC_OUT를 입력받아 레이턴시 회로에서 동작하는 주기 신호를 모니터링하여 주기 제어 동작이 제대로 이루어졌는지에 대해 판단한다.
그리고, 레이턴시부(100)는 클록 CLK, 명령신호 CMD 및 레이턴시 신호 LATENCY<0:n>를 입력받아 레이턴시 지연량을 조절한 후 노말 레이턴시신호 L_CMD를 출력한다.
그리고, 셀프 레이턴시부(200)는 클록 CLK, 명령신호 CMD, 인에이블 신호 EN, 선택신호 SEL, 코드신호 CODE 및 주기신호 PERIOD<0:M>를 입력받아 셀프 레이턴시 지연량을 조절한 후 셀프 레이턴시신호 S_CMD와 발진신호 OSC를 출력한다. 여기서, 인에이블 신호 EN는 셀프 레이턴시부(200)의 동작 또는 정지 여부를 결정하기 위한 신호이다. 이러한 인에이블 신호 EN에 대한 활성화 여부는 제어부 CON에서 판단한다.
또한, 선택부(300)는 인에이블 신호 EN에 따라 노말 레이턴시신호 L_CMD와 셀프 레이턴시신호 S_CMD 중 어느 하나를 선택하여 레이턴시 제어신호 SEL_CMD를 출력한다.
즉, 본 발명의 실시예에 따른 레이턴시 조절 장치는 노말 레이턴시신호 L_CMD를 선택하는 경우 클록 CLK에 동기하여 동작할 수 있고, 셀프 레이턴시신호 S_CMD를 선택하는 경우 클록 CLK에 동기하여 동작하거나 비동기 식으로 동작할 수 있다. 셀프 레이턴시부(200)는 선택신호 SEL에 따라 레이턴시부(100)와는 별도로 클록 CLK에 동기되어 동작하거나 비동기식으로 동작하는 주기를 선택 및 제어할 수 있도록 한다. 이러한 동기 또는 비동기 동작 여부는 제어부 CON의 제어에 따라 결정될 수 있다.
또한, 모니터부(400)는 발진신호 OSC를 모니터링하여 외부 장치에 모니터링 신호 OSC_OUT를 출력한다. 제어부 CON는 이러한 모니터링 신호 OSC_OUT의 주기를 판별하여 주기 동작 제어에 대한 패일 여부를 판단할 수 있다.
도 2는 도 1의 실시예에 따른 셀프 레이턴시부(200)에 관한 상세 구성도이다.
셀프 레이턴시부(200)는 래치부(210), 주기 조정부(220), 선택부(230), 코드 세팅부(240), 레지스터부(250) 및 비교부(260)를 포함한다.
래치부(210)는 인에이블신호 EN에 따라 명령신호 CMD를 일정시간 래치하여 출력한다. 여기서, 래치부(210)는 SR 래치로 이루어질 수 있다.
그리고, 주기 조정부(220)는 인에이블 신호 EN와 래치부(210)의 출력신호에 따라 주기신호 PERIOD<0:M>의 주기를 조정하여 출력한다. 이때, 주기신호 PERIOD<0:M>는 제어부 CON에서 자체적으로 생성된 주기신호로써, 주기 조정부(220)는 주기신호 PERIOD<0:M>의 상태에 따라 임의의 주기로 조절될 수 있다.
그리고, 선택부(230)는 선택신호 SEL에 따라 클록 CLK 또는 주기 조정부(220)의 출력 중 적어도 어느 하나의 주기신호를 선택하여 해당하는 발진신호 OSC를 출력한다. 즉, 선택부(230)가 선택신호 SEL에 따라 클록 CLK을 선택하는 경우 발진신호 OSC가 동기식으로 동작하게 되고, 주기 조정부(220)의 출력을 선택하는 경우 발진신호 OSC가 비동기식으로 동작하게 된다. 여기서, 선택신호 SEL의 상태는 제어부 CON에서 임의로 제어될 수 있다.
또한, 코드 세팅부(240)는 인에이블 신호 EN에 따라 코드신호 CODE를 입력받아 원하는 지연량에 해당하는 코드값을 저장한다. 즉, 코드 세팅부(240)는 펄스 형태를 갖는 코드신호 CODE의 입력 회수에 따라 원하는 코드값을 저장한다. 여기서, 코드신호 CODE의 값을 제어부 CON에서 임의로 조절 가능하다.
이러한 코드 세팅부(240)는 코드신호 CODE를 직렬 세팅하여 복수의 코딩신호 CD1~CD4를 출력한다. 여기서, 코드 세팅부(240)는 복수의 플립플롭부(241~244)를 포함하여 코드신호 CODE를 분주한다. 복수의 플립플롭부(241~244)는 인에이블 신호 EN에 따라 코드신호 CODE를 분주시켜 복수의 코딩신호 CD1~CD4를 출력한다.
그리고, 레지스터부(250)는 인에이블 신호 EN에 따라 발진신호 OSC를 분주하여 복수의 주기신호 OSC1, OSC2, OSC3, OSC4를 출력한다. 여기서, 레지스터부(250)는 복수의 플립플롭부(251~254)를 포함한다. 복수의 플립플롭부(251~254)는 인에이블 신호 EN에 따라 발진신호 OSC를 분주시켜 복수의 주기신호 OSC1, OSC2, OSC3, OSC4를 출력한다.
또한, 비교부(260)는 복수의 비교기(261~265)를 포함하여 플립플롭부(241~244)와 플립플롭부(251~254)의 각 단의 출력신호를 비교한다. 여기서, 비교기(261)는 코딩신호 CD1와 주기신호 OSC1를 비교하여 출력한다. 그리고, 비교기(262)는 코딩신호 CD2와 주기신호 OSC2를 비교하여 출력한다. 또한, 비교기(263)는 코딩신호 CD3와 주기신호 OSC3를 비교하여 출력한다. 또한, 비교기(264)는 코딩신호 CD4와 주기신호 OSC4를 비교하여 출력한다.
또한, 비교기(265)는 비교기(261~264)로부터 인가되는 신호를 비교하여 셀프 레이턴시신호 S_CMD를 출력한다. 여기서, 비교기(265)는 최초에 입력된 복수의 코딩신호 CD1~CD4의 코드값과 래치부(210)의 지연 시간 이후에 입력된 복수의 주기신호 OSC1, OSC2, OSC3, OSC4의 코드값을 비교하여 일치하는 경우 셀프 레이턴시신호 S_CMD를 인에이블 시켜 출력한다.
본 발명의 실시예에서는 코드 세팅부(240)와 레지스터부(254)가 각각 4개의 플립플롭을 포함하는 것을 그 일 예로 설명하였지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 플립플롭의 개수를 조정하여 지연량의 범위를 조절할 수 있다.
도 3은 도 2의 코드 세팅부(240)에 관한 다른 실시예이다.
도 2의 실시예에서는 코드 세팅부(240)가 코드신호 CODE를 직렬 세팅하는 것을 그 일 예로 설명하였다. 하지만, 도 3의 실시예에서 코드 세팅부(240_1)는 인에이블 신호 EN에 따라 복수의 코드신호 CODE<0:3>를 병렬로 입력받아 복수의 코딩신호 CD5~CD8를 출력한다.
즉, 코드 세팅부(240_1)는 복수의 코드신호 CODE<0:3>가 동시에 입력되어 원하는 코드값을 한번에 여러 개 입력받을 수 있다. 하나의 코드신호 CODE를 출력하여 코드값을 직렬로 제어할지, 아니면, 복수의 코드신호 CODE<0:3>를 출력하여 코드값을 병렬로 제어할 지의 여부는 제어부 CON에서 판단이 가능하다.
도 4 및 도 5는 도 1의 레이턴시 조절 장치에 관한 동작 타이밍도이다.
도 4는 클록 CLK의 주기가 짧은 경우를 나타내고, 도 5는 클록 CLK의 주기가 긴 경우를 나타낸다.
도 4에서와 같이, 외부의 명령신호 CMD가 인가되면 레이턴시 지연량이 조절되고 클록 CLK에 동기되어 노말 레이턴시신호 L_CMD가 인에이블 된다. 이후에, 외부의 명령신호 CMD가 일정시간 지연된 후 셀프 레이턴시신호 S_CMD가 인에이블 된다.
반면에, 도 5에서와 같이, 외부의 명령신호 CMD가 인가되면 레이턴시 지연량이 조절되고 한 주기의 클록 CLK에 동기되어 노말 레이턴시신호 L_CMD가 인에이블 된다. 그리고, 반 주기의 클록 CLK에 동기되어 셀프 레이턴시신호 S_CMD가 먼저 인에이블 된다.
이와 같이, 본 발명의 실시예는 도 4에서 보는 바와 같이, 코드신호 CODE의 세팅에 따라 레이턴시 주기를 조절하여 노말 레이턴시신호 L_CMD의 최대값(max) 보다 더 길게 셀프 레이턴시신호 S_CMD가 지연되도록 조절할 수 있다. 또한, 본 발명의 실시예는 도 5에서 보는 바와 같이, 노말 레이턴시신호 L_CMD의 최소값(min) 보다 더 짧게 셀프 레이턴시신호 S_CMD가 인에이블 되도록 조절한다. 이에 따라, 본 발명의 실시예는 셀프 레이턴시신호 S_CMD의 최소 지연 단위를 클록 CLK의 한 주기보다 작게 제어할 수 있도록 하여 테스트 스크린 성능을 향상시킬 수 있도록 한다.
도 6은 도 2의 셀프 레이턴시부(200)에 관한 동작 타이밍도이다.
먼저, 코드 세팅부(240)는 일정 주기로 토글링되는 코드신호 CODE를 입력받는다. 그리고, 코드 세팅부(240)의 각 플립플롭부(241~244)는 코드신호 CODE의 주기를 각각 지연시켜 코딩신호 CD1~CD4가 순차적으로 인에이블되도록 한다. 도 2의 실시예에서는 코드 세팅부(240)가 직렬 세팅되는 과정을 그 일 예로 설명하였지만, 코딩신호 CD1~CD4가 래치되어 일정 순서대로 순차적으로 인에이블되는 경우 병렬 세팅 과정으로 이해될 수도 있다.
즉, 첫 번째 코딩신호 CD1가 로우 레벨이 되는 시점에서 두 번째 코딩신호 CD2를 하이 레벨로 활성화시킨다. 그리고, 두 번째 코딩신호 CD2가 로우 레벨이 되는 시점에서 세 번째 코딩신호 CD3를 하이 레벨로 활성화시킨다. 또한, 세 번째 코딩신호 CD3가 로우 레벨이 되는 시점에서 네 번째 코딩신호 CD4를 하이 레벨로 활성화시킨다.
그리고, 래치부(210)는 명령신호 CMD를 일정시간 지연시켜 출력한다. 그리고, 주기 조정부(220)는 일정 시간 지연된 명령신호 CMD가 인가되면 주기신호 PERIOD<0:M>의 주기를 임의로 조정하여 출력한다.
이후에, 선택부(230)는 주기 조정부(230)의 출력이 클록 CLK에 동기되거나 선택신호 SEL에 동기하여 제어하고 발진신호 OSC를 출력한다. 즉, 선택부(230)는 고정된 노말한 시스템 클록 CLK에 동기하여 발진신호 OSC를 출력하거나, 자체적으로 외부에서 입력된 주기신호 PERIOD<0:M>에 동기하여 발진신호 OSC를 출력할 수도 있다.
예를 들어, 선택부(230)는 선택신호 SEL가 로직 로우 레벨인 경우 클록 CLK에 동기하여 발진신호 OSC를 출력하고, 선택신호 SEL가 로직 하이 레벨인 경우 주기 조정부(220)의 출력에 동기하여 발진신호 OSC를 출력할 수 있다. 즉, 선택부(230)가 선택신호 SEL에 따라 클록 CLK을 선택하는 경우 발진신호 OSC가 클록 CLK에 동기되는 동기식 펄스로 출력되고, 주기 조정부(220)의 출력을 선택하는 경우 발진신호 OSC가 비동기식 펄스로 출력된다.
이후에, 모니터부(400)는 선택부(230)에서 출력되는 발진신호 OSC의 주기를 제어부 CON에 모니터링 신호 OSC_OUT로 출력한다. 이에 따라, 제어부 CON는 모니터링 신호 OSC_OUT를 모니터링하여 실제 레이턴시 회로에서 조정된 주기신호의 정상 여부를 판단하게 된다. 만약, 제어부 CON는 원하는 주기신호가 모니터부(400)에서 출력되지 않는 경우 모니터링 신호 OSC_OUT의 결과에 따라 주기신호 PERIOD<0:M>를 제어하여 주기 조정부(220)의 주기를 임의로 조절할 수 있다.
또한, 본 발명의 실시예에서는 모니터부(400)가 주기 조정부(220)의 출력인 발진신호 OSC를 모니터링 신호로 사용하는 것을 그 일 예로 설명하다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며 셀프 레이턴시부(200)에서 내부의 그 어떤 신호를 이용할 수도 있다.
이어서, 레지스터부(250)의 각 플립플롭부(251~254)는 발진신호 OSC의 주기를 각각 분주시켜 복수의 주기신호 OSC1~OSC4가 순차적으로 인에이블되도록 한다. 즉, 첫 번째 주기신호 OSC1가 로우 레벨이 되는 시점에서 두 번째 주기신호 OSC2를 하이 레벨로 활성화시킨다. 두 번째 주기신호 OSC2가 로우 레벨이 되는 시점에서 세 번째 주기신호 OSC3를 하이 레벨로 활성화시킨다. 세 번째 주기신호 OSC3가 로우 레벨이 되는 시점에서 네 번째 주기신호 OSC4를 하이 레벨로 활성화시킨다.
이후에, 각 비교기(261~265)는 코드 세팅부(240)의 출력과 레지스터부(250)의 출력을 비교하여 셀프 레이턴시신호 S_CMD를 인에이블시킨다. 즉, 각 비교기(261~264)에는 코드 세팅부(240)의 코딩신호 CD1~CD4가 먼저 인가된다. 그리고, 래치부(210)의 지연시간 이후에 주기신호 OSC1~OSC4가 각 비교기(261~264)에 인가된다. 따라서, 비교기(265)는 주기신호 OSC1~OSC4가 먼저 인가된 코딩신호 CD1~CD4와 같아지는 경우 셀프 레이턴시신호 S_CMD를 활성화시켜 출력한다.
예를 들어, 복수의 코딩신호 CD1~CD4가 모두 분주되어 출력되면 각 코딩신호 CD1~CD4의 하이 펄스 또는 로우 펄스 형태에 따라 로직 상태를 판별하게 된다. 복수의 코딩신호 CD1~CD4가 모두 출력된 상태에서, 복수의 코딩신호 CD1~CD4가 하이 레벨의 펄스인 경우 로직 "1"로 판별하고 로우 레벨의 펄스인 경우 로직 "0"으로 판별한다.
마찬가지로, 복수의 주기신호 OSC1~OSC4가 모두 분주되어 출력되면 각 주기신호 OSC1~OSC4의 하이 펄스 또는 로우 펄스 형태에 따라 로직 상태를 판별하게 된다. 복수의 주기신호 OSC1~OSC4가 모두 출력된 상태에서, 복수의 주기신호 OSC1~OSC4가 하이 레벨의 펄스인 경우 로직 "1"로 판별하고 로우 레벨의 펄스인 경우 로직 "0"으로 판별한다.
즉, 비교기(265)는 복수의 코딩신호 CD1~CD4의 펄스가 코드값 "1, 0, 0, 1"인 경우, 복수의 주기신호 OSC1~OSC4의 펄스가 코드값 "1, 0, 0, 1"로 동일해지면 셀프 레이턴시신호 S_CMD를 하이 레벨로 활성화시킨다. 이와 같이, 본 발명의 실시예는 시스템의 스펙에 적합하도록 레이턴시 주기를 유동적으로 조절하여 테스트 스크린 성능을 향상시킬 수 있도록 한다.

Claims (29)

  1. 레이턴시 동작을 제어하기 위한 클록 및 선택신호를 출력하는 제어부;
    상기 클록에 동기된 노말 레이턴시신호를 출력하는 레이턴시부;
    상기 선택신호에 따라 상기 클록에 동기된 셀프 레이턴시신호를 출력하거나 상기 셀프 레이턴시신호의 주기를 비동기로 조정하여 출력하는 셀프 레이턴시부; 및
    상기 노말 레이턴시신호와 상기 셀프 레이턴시신호 중 어느 하나를 선택하여 레이턴시 제어신호를 출력하는 선택부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 셀프 레이턴시부는
    상기 제어부로부터 인가되는 코드신호에 따라 특정 지연량을 갖는 코드값을 세팅하고 임의의 주기신호의 지연량을 조절하여 상기 코드값과의 일치 여부에 따라 상기 셀프 레이턴시신호를 출력하는 것을 특징으로 하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 셀프 레이턴시부는
    상기 제어부로부터 인가되는 코드신호에 따라 특정 지연량을 갖는 코드값을 세팅하여 복수의 코딩신호를 출력하는 코드 세팅부;
    상기 제어부로부터 인가되는 명령신호를 일정시간 래치하는 래치부;
    상기 래치부의 출력에 따라 임의의 주기신호의 지연량을 조절하는 주기 조정부;
    상기 선택신호에 따라 상기 클록에 동기된 발진신호를 출력하거나 상기 발진신호를 상기 주기 조정부의 출력에 동기하여 출력하는 선택부;
    상기 발진신호를 분주하여 복수의 주기신호를 출력하는 레지스터부; 및
    상기 복수의 코딩신호와 상기 복수의 주기신호를 비교하여 상기 셀프 레이턴시신호를 출력하는 비교부를 포함하는 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 모니터링 신호로서 상기 발진신호를 출력하는 모니터부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 코드 세팅부와, 상기 래치부와, 상기 주기 조정부와 상기 레지스터부는 상기 제어부로부터 인가되는 인에이블 신호에 따라 활성화 상태가 제어되는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 코드 세팅부는 직렬 연결된 복수의 플립플롭부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 코드 세팅부는 상기 코드신호를 분주하여 상기 복수의 코딩신호를 순차적으로 인에이블시켜 출력하는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 코드 세팅부는 병렬 연결된 복수의 플립플롭부를 포함하는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 코드 세팅부는 상기 복수의 코딩신호를 동시에 출력하는 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 래치부는 SR 래치를 포함하는 것을 특징으로 하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 레지스터부는 직렬 연결된 복수의 플립플롭부를 포함하는 것을 특징으로 하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 레지스터부는 상기 발진신호를 분주하여 상기 복수의 주기신호를 순차적으로 인에이블시켜 출력하는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 비교부는
    상기 복수의 코딩신호와 상기 복수의 주기신호를 각각 비교하는 복수의 제 1비교기; 및
    상기 복수의 제 1비교기의 출력을 비교하여 상기 셀프 레이턴시신호를 출력하는 제 2비교기를 포함하는 것을 특징으로 하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 비교부는 상기 복수의 코딩신호와 상기 복수의 주기신호를 비교하여 비교 펄스의 로직 값이 동일한 경우 상기 셀프 레이턴시신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 셀프 레이턴시부는 상기 셀프 레이턴시신호를 상기 노말 레이턴시신호의 최대 주기값 보다 더 길게 지연시키는 것을 특징으로 하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 셀프 레이턴시부는 상기 셀프 레이턴시신호를 상기 노말 레이턴시신호의 최소 주기값 보다 더 짧게 지연시키는 것을 특징으로 하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 셀프 레이턴시부는 상기 셀프 레이턴시신호의 최소 지연 단위를 상기 클록의 한 주기보다 작게 제어하는 것을 특징으로 하는 반도체 장치.
  18. 코드신호에 따라 특정 지연량을 갖는 코드값을 세팅하여 복수의 코딩신호를 출력하는 코드 세팅부;
    명령신호를 일정시간 래치하는 래치부;
    상기 래치부의 출력에 따라 주기신호의 지연량을 조절하는 주기 조정부;
    선택신호에 따라 클록에 동기된 발진신호를 출력하거나 상기 발진신호를 상기 주기 조정부의 출력에 동기하여 출력하는 선택부;
    상기 발진신호를 분주하여 복수의 주기신호를 출력하는 레지스터부; 및
    상기 복수의 코딩신호와 상기 복수의 주기신호를 비교하여 셀프 레이턴시신호를 출력하는 비교부를 포함하는 것을 특징으로 하는 레이턴시 조절 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 모니터링 신호로서 상기 발진신호를 출력하는 모니터부를 더 포함하는 것을 특징으로 하는 레이턴시 조절 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 코드 세팅부와, 상기 래치부와, 상기 주기 조정부와 상기 레지스터부는 인에이블 신호에 따라 활성화 상태가 제어되는 것을 특징으로 하는 레이턴시 조절 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 코드 세팅부는 상기 코드신호의 입력단에 직렬 연결된 복수의 플립플롭부를 포함하는 것을 특징으로 하는 레이턴시 조절 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 코드 세팅부는 상기 코드신호를 분주하여 상기 복수의 코딩신호를 순차적으로 인에이블시켜 출력하는 것을 특징으로 하는 레이턴시 조절 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 코드 세팅부는 다수의 코드신호의 입력단에 병렬 연결된 복수의 플립플롭부를 포함하는 것을 특징으로 하는 레이턴시 조절 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23항에 있어서, 상기 코드 세팅부는 상기 복수의 코딩신호를 동시에 출력하는 것을 특징으로 하는 레이턴시 조절 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 래치부는 SR 래치를 포함하는 것을 특징으로 하는 레이턴시 조절 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 레지스터부는 상기 발진신호의 입력단에 직렬 연결된 복수의 플립플롭부를 포함하는 것을 특징으로 하는 레이턴시 조절 장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 레지스터부는 상기 발진신호를 분주하여 상기 복수의 주기신호를 순차적으로 인에이블시켜 출력하는 것을 특징으로 하는 레이턴시 조절 장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 비교부는
    상기 복수의 코딩신호와 상기 복수의 주기신호를 각각 비교하는 복수의 제 1비교기; 및
    상기 복수의 제 1비교기의 출력을 비교하여 상기 셀프 레이턴시신호를 출력하는 제 2비교기를 포함하는 것을 특징으로 하는 레이턴시 조절 장치.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 잇어서, 상기 비교부는 상기 복수의 코딩신호와 상기 복수의 주기신호를 비교하여 비교 펄스의 로직 값이 동일한 경우 상기 셀프 레이턴시신호를 활성화시켜 출력하는 것을 특징으로 하는 레이턴시 조절 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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KR20190009534A (ko) * 2017-07-19 2019-01-29 에스케이하이닉스 주식회사 반도체장치
CN117198379B (zh) * 2023-11-03 2024-02-27 合芯科技(苏州)有限公司 时序测试电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100177589A1 (en) 2008-05-22 2010-07-15 Elpida Memory Inc. Semiconductor device having latency counter

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100625296B1 (ko) 2004-12-30 2006-09-19 주식회사 하이닉스반도체 고주파수 동작을 위한 동기식 반도체 장치의 레이턴시제어장치 및 그 제어방법
US7737752B2 (en) 2007-05-17 2010-06-15 Globalfoundries Inc Techniques for integrated circuit clock management

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100177589A1 (en) 2008-05-22 2010-07-15 Elpida Memory Inc. Semiconductor device having latency counter

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