KR101156031B1

KR101156031B1 - 지연회로 및 가변지연회로

Info

Publication number: KR101156031B1
Application number: KR1020080134581A
Authority: KR
Inventors: 최해랑; 김용주; 한성우; 송희웅; 오익수; 김형수; 황태진; 이지왕; 장재민; 박창근
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2008-12-26
Filing date: 2008-12-26
Publication date: 2012-06-18
Also published as: TW201031120A; KR20100076504A; JP2010158004A; CN101771403A; TWI502894B; US8278981B2; US20100164568A1

Abstract

본 기술은 가변지연회로에 관한 것으로, 본 기술에 따른 가변지연회로는, 직렬로 연결되는 복수의 제1지연부; 상기 복수의 제1지연부 각각의 출력단에 구비되어, 자신이 대응되는 상기 제1지연부의 출력신호 또는 최초입력신호를 선택해 출력하는 복수의 제1선택부; 및 최후단의 상기 제1선택부의 출력신호를 입력받으며, 지연설정정보에 의해 설정되는 지연값만큼 자신이 입력받은 신호를 지연해 출력하는 제2지연부를 포함한다.

지연회로, 레이턴시, 클럭

Description

지연회로 및 가변지연회로{DELAY CIRCUIT AND VARIABLE DELAY CIRCUIT}

본 발명은 입력신호를 지연시켜 출력하는 지연회로 및 가변지연회로에 관한 것으로, 간단한 구성을 통해 다양한 지연값을 가지는 지연회로를 설계하는 기술 및 지연회로의 전류소모량을 줄여주는 기술에 관한 것이다.

지연회로는 신호의 타이밍을 맞추기 위하여 입력신호를 일정시간 지연시켜 출력하는 회로를 말한다. 특히, 가변지연회로는 설정된 값에 따라 입력신호를 지연시켜 출력하는 회로를 말한다. 각종 반도체장치는 각각 고유의 동작순서 및 동작 타이밍에 동기되어 동작해야 하기 때문에, 지연회로 및 가변지연회로는 여러 반도체장치에 널리 응용되고 있다.

도 1은 입력신호를 0~16클럭만큼 지연시켜 출력하는 종래의 가변지연회로의 구성도이다.

도면에 도시된 바와 같이, 종래의 가변지연회로는, 직렬로 연결된 16개의 플 립플롭(111~126), 최초입력신호(IN)와 플립플롭(111~126)의 출력(FF1~FF16) 중 하나를 선택하여 출력하기 위한 선택부(130)를 포함하여 구성된다.

플립플롭(111~126)은 클럭(CLK)에 동기하여 자신의 입력신호(IN, FF1~FF15)를 1클럭씩 지연시켜 출력한다. 그리고 선택부(130)는 최초입력신호(IN) 및 플립플롭들(111~126)의 출력(FF1~FF16) 중 하나를 선택하여 가변지연회로의 출력신호(OUT)로 출력한다. 따라서 선택부(130)가 어떠한 신호를 선택하여 출력신호(OUT)로 출력하느냐에 따라 가변지연신호의 지연값이 달라진다. 예를 들어, 선택부(130)가 플립플롭(112)의 출력값(FF2)을 선택하면 가변지연회로는 입력신호(IN)를 2클럭 지연시켜 출력하게 되고, 선택부(130)가 플립플롭(125)의 출력값(FF15)을 선택하면 가변지연회로는 입력신호(IN)를 15클럭만큼 지연시켜 출력하게 된다.

이러한 종래의 가변지연회로는 세가지의 문제점을 가진다.

첫번째의 문제점은 가변지연회로가 다양한 지연값을 지원하려 할 수록 선택부(130)의 로딩이 증가한다는 것이다. 도면과 같이, 17개의 신호(IN, FF1~FF16) 중 하나의 신호를 선택하는 선택부(130)의 입력단에는 17개의 신호(IN, FF1~FF16)가 입력된다. 따라서 선택부(130)의 입력단에 17개(IN, FF1~FF16)의 라인이 병렬로 연결되는데, 이는 선택부(130)의 입력단(IN, FF1~FF16) 및 출력단(OUT)의 로딩(loading)을 현저히 증가시키게 되며, 이로 인해 가변지연회로의 성능이 떨어지게 된다. 이러한 문제는 가변지연회로가 더욱 다양한 지연값을 제공하고자 할 수록 점점 커진다.

두변째의 문제점은 가변지연회로가 다양한 지연값을 지원하려 할 수록 선택 부(130)를 제어하는 신호(SEL<0:16>)의 갯수가 증가한다는 것이다. 도면과 같이, 17개의 신호(IN, FF1~FF16) 중 하나의 신호를 선택하는 선택부(130)의 경우에는 이러한 선택을 제어하기 위해 17개의 신호(SEL<0:16>)가 필요하게 되는데, 이는 제어해야할 신호(SEL<0:16>)의 갯수가 많아짐을 의미하며, 이로 인해 신호(SEL<0:16>)의 배선에 필요한 라인의 갯수도 많아짐을 의미하게 된다.

셋째의 문제점은 가변지연회로가 많은 전류를 소모한다는 것이다. 가변지연회로를 구성하는 플립플롭들(111~126)은 자신의 입력신호가 입력되던 말던 항상 클럭에 동기하여 동작한다. 따라서 플립플롭들(111~126)은 클럭(CLK)이 토글(toggle)할때마다 항상 전류를 소모한다는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 가변지연회로에서 다양한 지연값을 지원하기 위해 신호를 선택하는 과정에서 발생하는 로딩을 줄이고자 하는데 그 목적이 있다.

또한, 가변지연회로가 신호를 지연시키는 방식을 개선하여 가변지연회로의 전체 면적을 줄이고자 하는데 그 목적이 있다.

또한, 가변지연회로가 소모하는 전류량을 줄이고자 하는데 그 목적이 있다.

또한, 새로운 방식으로 신호를 지연하는 지연회로를 제공하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 가변지연회로는, 직렬로 연결되는 복수의 제1지연부; 상기 복수의 제1지연부 각각의 출력단에 구비되어, 자신에대응되는 상기 제1지연부의 출력신호 또는 최초입력신호를 선택해 출력하는 복수의 제1선택부; 및 최후단의 상기 제1선택부의 출력신호를 입력받으며, 지연설정정보에 의해 설정되는 지연값만큼 자신이 입력받은 신호를 지연해 출력하는 제2지연부를 포함하여 구성될 수 있다.

또한, 본 발명에 따른 가변지연회로는, 기준클럭을 서로 다른 값으로 분주하여 복수의 분주된 클럭을 출력하는 분주부; 상기 복수의 분주된 클럭 중 하나의 클 럭에 기반하여 자신의 입력신호를 지연시켜 출력하며, 직렬로 연결되는 복수의 제1지연부; 상기 복수의 제1지연부 각각의 출력단에 구비되어, 자신이 대응되는 상기 제1지연부의 출력신호 또는 최초입력신호를 선택해 출력하는 복수의 제1선택부; 상기 기준클럭 또는 상기 복수의 분주된 클럭 중 하나의 클럭을 선택해 출력하는 제2선택부; 및 상기 제2선택부의 출력클럭에 기반하여 최후단의 상기 제1선택부의 출력신호를 지연해 출력하는 제2지연부를 포함하여 구성될 수 있다.

또한, 본 발명에 따른 가변지연회로는, 자신의 입력신호가 입력된 후 미리 설정된 갯수 만큼의 클럭이 입력되면 출력신호를 출력하며, 직렬로 연결되는 복수의 제1지연부; 상기 복수의 제1지연부 각각의 출력단에 구비되어, 자신이 대응되는 상기 제1지연부의 출력신호 또는 최초입력신호를 선택해 출력하는 복수의 제1선택부; 및 최후단의 상기 제1선택부의 출력신호가 입력된 후 지연설정정보에 의해 설정되는 갯수의 클럭이 입력된 후 자신의 출력신호를 출력하는 제2지연부를 포함하여 구성될 수 있다.

또한, 본 발명에 따른 지연회로는, 입력신호에 응답하여 클럭을 인에이블시키고 출력신호에 응답하여 클럭을 디스에이블시키는 클럭제어부; 상기 클럭을 카운트해 카운팅코드를 출력하는 카운팅부; 및 상기 카운팅코드가 소정값에 도달하면 상기 출력신호를 인에이블시키는 출력신호 생성부를 포함하여 구성될 수 있다.

상기 지연회로가 일정한 지연값을 가지게 설계될 경우에 상기 카운팅부는, 상기 입력신호에 응답하여 상기 카운팅코드를 미리 설정된 값으로 초기화하는 것을 특징으로 할 수 있다.

상기 지연회로가 변동되는 지연값을 가지게 설계될 경우에 상기 카운팅부는, 상기 입력신호에 응답하여 상기 카운팅코드를 지연설정정보에 의해 정해지는 값으로 초기화하는 것을 특징으로 할 수 있다.

본 발명에 따른 가변지연회로는 다양한 지연값을 지원하면서도 신호의 선택이 적게 이루어질 수 있게 한다. 따라서 신호의 선택과정에서 발생하는 로딩을 현저히 줄일 수 있다는 장점이 있다.

또한, 본 발명에 따른 가변지연회로는 분주된 클럭을 사용함으로써, 가변지연회로의 전체 면적을 줄여준다는 장점이 있다.

또한, 본 발명에 따른 가변지연회로는, 입력신호의 인에이블 시점으로부터 클럭을 카운팅하여 출력신호를 생성하는 방식을 사용함으로써, 가변지연회로가 소모하는 전체 전류량을 줄여준다는 장점이 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명에 따른 가변지연회로의 구성도이다.

도 2에 도시된 바와 같이, 본 발명에 따른 가변지연회로는, 직렬로 연결되는 복수의 제1지연부(210~230); 복수의 제1지연부(210~230) 각각의 출력단(A,B,C)에 구비되어, 자신이 대응되는 제1지연부(210~230)의 출력신호(A,B,C) 또는 최초입력신호(IN)를 선택해 출력하는 복수의 제1선택부(250~270); 및 최후단의 제1선택부(270)의 출력신호를 입력받으며, 지연설정정보(SEL<3:7>)에 의해 설정되는 지연값만큼 자신이 입력받은 신호를 지연해 출력하는 제2지연부(240)를 포함한다.

도 2에 도시된 가변지연회로는 단위지연값*0~단위지연값*16까지의 지연값을 제공한다. 여기서 단위지연값이란 지연값의 최소가 되는 단위를 말하는 것으로, 이러한 단위지연값의 예로 클럭이 있을 수 있다. 단위지연값의 기준이 클럭이 되는 경우 1단위지연값은 1클럭이 되고 2단위지연값은 2클럭이 된다.

제1지연부(210~230)는 각각 단위지연값*M 만큼의 고정된 지연값을 가지며, 제2지연부(240)는 0~단위지연값*N의 변경가능한 지연값을 갖는다. 상기 M,N은 자연수이며, M값은 각각의 제1지연부(210~230)마다 서로 다른 값일 수 있다. 본 발명은 제1지연부들(210~230)을 이용하여 비교적 큰 범위의 지연값을 조절하고(예를들어, 4단위지연값 단위로 지연값을 조절), 제2지연부(240)를 이용하여 비교적 작은 범위의 지연값을 조절하는(예를 들어, 0~4단위지연값 만큼을 조절) 방법을 사용한다. 따라서 가변지연회로가 0~최대지연값에 이르는 지연값을 모두 지원하기 위해서는(도 2의 경우 0~16단위지연값 사이의 모든 지연값을 지원하기 위해서는) N값은 M값 중 가장 작은 값 이상의 값을 가져야 한다.

이하, 제1지연부(210~230)는 모두 4단위지연값 만큼의 지연값을 가지고, 제2 지연부(240)는 0~4단위지연값 만큼의 지연값을 가진다는 가정하에 가변지연회로에 대해 설명하기로 한다.

지연설정정보(SEL<0:2>)는 제1선택부(250~270)가 자신에 입력되는 신호(A,B,C,IN) 중 어느 신호를 선택할 것인지를 결정하게 한다. 제1선택부(250~270)로 입력되는 지연설정정보(SEL<0:2>)가 '1'의 값을 가지면 제1선택부(250~270)는 전단의 제1지연부(210~230)를 통과한 신호(A,B,C)를 선택해 출력하며, 제1선택부(250~270)로 입력되는 지연설정정보(SEL<0:2>)가 '0'의 값을 가지면 제1선택부(250~270)는 최초입력신호(IN)를 선택해 출력한다. 따라서 지연설정정보(SEL<0:2>)를 어떻게 제어하는냐에 따라 최초입력신호(IN)가 제2지연부(240)로 전달되기까지 거쳐가는 제1지연부(210~230)의 갯수가 결정된다. 만약, 최초입력신호(IN)가 하나의 제1지연부(230)를 거쳐서 제2지연부(240)로 전달된다면 제2지연부(240) 전단까지의 지연값은 4단위지연값이 될것이고, 최초입력신호(IN)가 2개의 제1지연부(220, 230)를 거쳐서 제2지연부(240)로 전달된다면 제2지연부(240) 전단까지의 지연값은 8단위지연값이 될것이다. 이와 같이, 제1선택부(250~270)를 제어함으로써 제2지연부(240) 전단까지의 지연값을 0,4,8,12단위지연값으로 조절하는 것이 가능해진다.

제2지연부(240)는 지연설정정보(SEL<3:7>)에 의해 설정되는 지연값으로 자신의 입력신호를 지연시켜 출력한다. 지연설정정보(SEL<3:7>)가 (1,0,0,0,0)의 값을 가지면 제2지연부(240)는 자신의 입력신호를 그대로 출력신호로 출력하며, 지연설정정보(SEL<3:7>)가 (0,1,0,0,0)의 값을 가지면 제2지연부(240)는 자신의 입력신호 를 1단위지연값만큼 지연시켜 출력신호(OUT)로 출력한다. 마찬가지로 지연설정정보가 (0,0,0,0,1)의 값을 가지면 제2지연부(240)는 자신의 입력신호를 4단위지연값만큼 지연시켜 출력신호(OUT)로 출력한다. 이와 같이, 제2지연부(240)는 지연설정정보(SEL<3:7>)의 논리값에 따라 자신에게 입력된 신호를 0,1,2,3,4단위지연값 중 하나의 값만큼 지연시켜 출력한다.

지연설정정보(SEL<0:2>)를 조절하면 제2지연부(240) 전단까지의 지연값을 0,4,8,12단위지연값 중 하나로 조절하는 것이 가능하며, 지연설정정보(SEL<3:7>)를 조절하면 제2지연부(240)의 지연값을 0,1,2,3,4단위지연값 중 하나로 조절하는 것이 가능하다. 따라서 지연설정정보(SEL<0:7>)의 조절을 통해 최초입력신호(IN)가 출력신호(OUT)로 출력되기 까지의 지연값을 0~16단위지연값 사이의 모든 지연값으로 조절하는 것이 가능해진다.

하기의 표 1은 가변지연회로가 갖는 지연값에 따라 지연설정정보(SEL<0:7>)를 어떻게 설정해야 하는지를 나타낸다. 하기의 표에서 X는 해당 값이 '0' 또는 '1'중 어느 논리값을 가져도 상관 없음을 나타낸다.

	SEL<0>	SEL<1>	SEL<2>	SEL<3>	SEL<4>	SEL<5>	SEL<6>	SEL<7>
0단위지연값	X	X	'0'	'1'	'0'	'0'	'0'	'0'
1단위지연값	X	X	'0'	'0'	'1'	'0'	'0'	'0'
2단위지연값	X	X	'0'	'0'	'0'	'1'	'0'	'0'
3단위지연값	X	X	'0'	'0'	'0'	'0'	'1'	'0'
4단위지연값	X	X	'0'	'0'	'0'	'0'	'0'	'1'
5단위지연값	X	'0'	'1'	'0'	'1'	'0'	'0'	'0'
6단위지연값	X	'0'	'1'	'0'	'0'	'1'	'0'	'0'
7단위지연값	X	'0'	'1'	'0'	'0'	'0'	'1'	'0'
8단위지연값	X	'0'	'1'	'0'	'0'	'0'	'0'	'1'
9단위지연값	'0'	'1'	'1'	'0'	'1'	'0'	'0'	'0'
10단위지연값	'0'	'1'	'1'	'0'	'0'	'1'	'0'	'0'
11단위지연값	'0'	'1'	'1'	'0'	'0'	'0'	'1'	'0'
12단위지연값	'0'	'1'	'1'	'0'	'0'	'0'	'0'	'1'
13단위지연값	'1'	'1'	'1'	'0'	'1'	'0'	'0'	'0'
14단위지연값	'1'	'1'	'1'	'0'	'0'	'1'	'0'	'0'
15단위지연값	'1'	'1'	'1'	'0'	'0'	'0'	'1'	'0'
16단위지연값	'1'	'1'	'1'	'0'	'0'	'0'	'0'	'1'

도 1과 같은 종래의 가변지연회로는 17가지의 지연값을 지원하기 위하여 17개의 신호 중 하나를 선택하는 선택부(130)를 사용했으며, 이로 인하여 선택부(130)의 로딩이 크게 증가하고, 결과적으로 가변지연회로의 성능을 저하시켰다. 그러나 도 2의 가변지연회로는 도 1과 동일하게 17가지의 지연값을 지원하면서도 다수의 신호를 선택하는 동작을 수행하지 않는다. 제1선택부들(210~230)은 단지 2개의 신호 중 하나를 선택하는 동작을 할 뿐이다. 이로 인해 도 2의 가변지연회로는 신호를 선택하는 과정에서 발생하는 로딩을 도 1의 가변지연회로에 비해 크게 줄이게 된다.

또한, 도 1의 가변지연회로는 17가지의 지연값을 지원하기 위해 이를 제어하는 신호(SEL<0:16>)도 17개가 필요했지만, 도 2의 가변지연회로는 단 8개의 신호(SEL<0:7>)만을 사용하여 17가지의 지연값을 지원한다. 따라서 도 2의 가변지연회로를 사용하면 제어해야 하는 신호(SEL<0:7>)의 갯수를 크게 줄일 수 있으며, 이에 필요한 배선도 크게 줄일 수 있다는 장점이 있다.

도 3은 도 2의 가변지연회로의 제1상세 실시예 구성도이다.

도 3에 도시된 바와 같이, 제1상세 실시예에 따르면, 제1지연부(210~230)는 클럭(CLK, 도 3에서는 플립플롭에 인가되는 클럭의 도시를 생략함)에 동기하여 동작하는 플립플롭들(311~314, 321~324, 331~334)을 직렬로 연결하여 구성된다. 제1지연부(210~230)의 지연값에 따라 직렬로 연결되는 플립플롭들(311~314, 321~324, 331~334)의 갯수는 변경될 수 있는데, 도 3의 제1지연부들(210~230)은 자신의 입력신호를 4클럭만큼 지연시켜 출력하도록 설계하였으므로, 각각 4개의 플립플롭(311~314, 321~324, 331~334)을 직렬로 연결하여 구성하였다.

제1상세 실시예에 따르면, 제2지연부(240))는 직렬로 연결되어 각각 자신의 입력신호를 1클럭씩 지연시키는 플립플롭들(341~344)과 제2지연부(240)의 입력신호 또는 플립플롭들(341~344)의 출력들 중 하나를 선택해 출력하기 위한 제2선택부(345)를 포함하여 구성된다. 제2선택부(345)가 어떠한 신호를 선택하느냐에 따라서 제2지연부(345)는 0~4클럭까지 각기 다른 지연값을 갖게 된다.

상기 표 1을 참조하면, 지연제어정보(SEL<3:7>)에 따라 제2선택부(345)가 어떠한 신호를 선택할 것인지를 알 수 있다.

도 4는 도 2의 가변지연회로의 제2상세 실시예 구성도이다.

도 4에 도시된 바와 같이, 제2상세 실시예에 따른 가변지연회로는, 기준클럭(CLK, 제2상세 실시예에서는 여러가지의 클럭이 나오는데 CLK의 한주기가 단위지연값에 해당하므로 CLK를 '기준클럭'이라함)을 서로 다른 값으로 분주하여 복수의 분주된 클럭(CLK_1/2, CLK_1/3, CLK_1/4)을 출력하는 분주부(450); 복수의 분주된 클럭 중 하나의 클럭(CLK_1/4)에 기반하여 자신의 입력신호를 지연시켜 출력하며, 직렬로 연결되는 복수의 제1지연부(210~230); 복수의 제1지연부(210~230) 각각의 출력단에 구비되어, 자신이 대응되는 제1지연부(210~230)의 출력신호(A,B,C) 또는 최초입력신호(IN)를 선택해 출력하는 복수의 제1선택부(250~270); 기준클럭(CLK) 또는 복수의 분주된 클럭(CLK_1/2, CLK_1/3, CLK1/4) 중 하나의 클럭을 선택해 출력하는 제2선택부(460); 및 제2선택부(460)의 출력클럭에 기반하여 최후단의 제1선택부(270)의 출력신호를 지연해 출력하는 제2지연부(240)를 포함한다.

또한, 제2상세 실시예의 가변지연회로는, 0의 지연값을 지원하기 위해서 제2지연부(240)의 출력과 최초입력신호(IN) 중 하나를 선택하여 출력하기 위한 제3선택부(442)를 더 포함할 수 있다.

분주부(450)는 기준클럭(CLK)을 분주하여 복수의 분주된 클럭(CLK_1/2, CLK_1/3, CLK_1/4)을 출력한다. 분주된 클럭들(CLK_1/2, CLK_1/3, CLK_1/4)에 붙은 첨자는 기준클럭(CLK) 대비 분주된 클럭(CLK_1/2, CLK_1/3, CLK_1/4)의 주파수(frequency)를 나타낸다. 예를 들어, 분주된 클럭(CLK_1/2)에 붙은 첨자는 분주된 클럭(CLK_1/2)이 기준클럭(CLK)의 주파수*1/2의 주파수를 가짐을 나타내고, 분주된 클럭(CLK_1/4)에 붙은 첨자는 분주된 클럭(CLK_1/4)이 기준클럭(CLK)의 주파수*1/4의 주파수를 가짐을 나타낸다.

제1지연부(210~230)는 분주된 클럭(CLK_1/2, CLK_1/3, CLK_1/4) 중 하나에 기반하여 자신의 입력신호를 지연시켜 출력한다. 제1지연부(210~230)는 분주된 클럭(CLK_1/2, CLK_1/3, CLK_1/4) 중 어떠한 클럭을 사용하는지에 따라 지연값이 달라지는데, 도면에는 제1지연부(210~230)가 분주된 클럭(CLK_1/4)을 입력받아 입력신호를 기준클럭(CLK)을 기준으로 4클럭만큼 지연시켜 출력하는 경우를 도시하였다. 제1지연부(210~230) 각각은 플립플롭(411. 421. 431)을 포함하여 구성될 수 있다. 플립플롭(411, 421, 431)은 분주된 클럭(CLK_1/4)을 기준으로 자신의 입력신호를 1클럭 지연시켜 출력한다. 그러므로 플립플롭(411, 421, 431)은 기준클럭(CLK)을 기준으로는 자신의 입력신호를 4클럭 지연시켜 출력하게 된다. 도 4에는 하나의 플립플롭(411, 421, 431)을 이용하여 제1지연부(210~230)를 구성한 예를 도시하였지만, 제1지연부(210~230)는 하나 이상의 플립플롭을 이용하여 구성될 수도 있다. 예를들어, 제1지연부(210~230) 각각을 직렬로 연결된 2개의 플립플롭을 이용하여 구성하고, 2개의 플립플롭을 분주된 클럭(CLK_1/2)에 동기시켜 동작시킨다면, 결과적으로는 도 4에 도시된 제1지연부(210~230)와 동일하게 동작할 것이다(입력신호를 기준클럭 기준으로 4클럭만큼 지연시킨다).

제2선택부(460)는 지연설정정보(SEL<4:7>)에 응답하여 기준클럭(CLK) 또는 복수의 분주된 클럭(CLK_1/2, CLK_1/3, CLK_1/4) 중 하나의 클럭을 선택해 출력한다. 제2선택부(460)는 지연설정정보(SEL<4>)가 '1'의 값을 가지면 기준클럭(CLK)을 선택해 출력하고, 지연설정정보(SEL<5>)가 '1'의 값을 가지면 분주된 클럭(CLK_1/2)을 선택해 출력하고, 지연설정정보(SEL<6>)가 '1'의 값을 가지면 분주된 클럭(CLK_1/3)을 선택해 출력하고, 지연설정정보(SEL<7>)가 '1'의 값을 가지면 분주된 클럭(CLK_1/4)을 선택해 출력한다.

제2지연부(240)는 제2선택부(460)에 의하여 선택된 클럭에 기반하여 자신의 입력신호를 지연해 출력한다. 이러한 제2지연부(240)는 제2선택부(460)의 출력클럭에 동기해 자신의 입력신호를 지연시켜 출력하는 플립플롭(441)을 포함하여 구성될 수 있다. 플립플롭(411)은 제2선택부(460)의 출력클럭을 기준으로 자신의 입력신호를 1클럭만큼 지연시켜 출력한다. 따라서 제2선택부(460)가 어느 클럭을 선택하여 출력하는지에 따라 제2지연부(240)의 지연값이 달라지는데, 제2선택부(460)는 지연설정정보(SEL<4:7>)에 응답하여 자신이 선택할 클럭을 결정하므로, 결국 제2지연부(240)의 지연값은 지연설정정보(SEL<4:7>)에 따라 달라지게 된다. 제2선택부(460)로부터 기준클럭(CLK)이 출력되면 제2지연부(240)는 기준클럭(CLK)을 기준으로 1클럭만큼의 지연값을 갖게 되며, 제2선택부(460)로부터 분주된 클럭(CLK_1/2)이 출력되면 제2지연부(240)는 기준클럭(CLK)을 기준으로 2클럭만큼의 지연값을 갖게 된다. 마찬가지로, 제2선택부(460)로부터 분주된 클럭(CLK_1/3)이 출력되면 제2지연부(240)는 기준클럭(CLK)을 기준으로 3클럭만큼의 지연값을 갖게 되고, 제2선택부(460)로부터 분주된 클럭(CLK_1/4)이 출력되면 제2지연부(240)는 기준클럭(CLK)을 기준으로 4클럭만큼의 지연값을 갖게 된다.

제2지연부(240)를 도 4와 같이 구성하는 경우 제2지연부(240)는 기준클럭(CLK)을 기준으로 1~4클럭만큼의 지연값을 가진다. 그러나 0의 지연값을 갖지는 못한다. 이를 보완하기 위하여 제3선택부(442)가 가변지연회로에 더 포함될 수 있다. 제3선택부(442)는 지연설정정보(SEL<3>)에 응답하여 최초입력신호(IN) 또는 제2지연부(240)의 출력신호 중 하나를 선택하여 출력함으로써, 가변지연회로가 0의 지연값을 가질 수 있도록 한다.

도 4와 같이, 제1지연부(210~230)와 제2지연부(240)를 구성하면, 필요한 플립플롭들(411, 421, 431, 441)의 갯수를 도 3과 비교하여 크게 줄일 수 있다. 플립플롭들(441, 421, 431, 441)의 갯수를 줄이면, 회로의 전체 면적이 줄어들게 되며, 전류소비도 줄여준다는 장점이 있다. 물론, 도 4와 같이 가변지연회로를 구성하기 위해서는 분주부(450)가 필요하지만, 반도체 장치 내부에는 이미 분주부(450)가 내장되어 있는 경우가 많기 때문에, 기존의 분주부를 이용함으로써 면적의 증가를 막을 수 있게 된다. 또한, 반도체 장치 내부에 여러개의 가변지연회로가 구비되는 경우에, 다수의 가변지연회로가 분주부(450)를 공유하는 것도 가능하므로, 분주부(450)에 의한 회로의 면적 증가는 문제가 되지 않는다.

도 5는 도 2의 가변지연회로의 제3상세 실시예 구성도이다.

도 5에 도시된 바와 같이, 제3상세 실시예에 따른 가변지연회로는, 자신의 입력신호가 입력된 후 미리 설정된 갯수 만큼의 클럭(CLK)이 입력되면 출력신호를 출력하며, 직렬로 연결되는 복수의 제1지연부(210~230); 복수의 제1지연부(210~230) 각각의 출력단에 구비되어, 자신이 대응되는 제1지연부(210~230)의 출력신호 또는 최초입력신호(IN)를 선택해 출력하는 복수의 제1선택부(250~270); 및 최후단의 제1선택부(270)의 출력신호가 입력된 후 지연설정정보(SEL<4:5>)에 의해 설정되는 갯수의 클럭이 입력된 후 자신의 출력신호를 출력하는 제2지연부(240)를 포함하여 구성된다.

또한, 제3상세 실시예의 가변지연회로는, 0의 지연값을 지원하기 위해서 제2지연부(240)의 출력과 최초입력신호(IN) 중 하나를 선택하여 출력하기 위한 제2선택부(544)를 더 포함할 수 있다.

제1지연부(210~230)는 자신의 입력신호가 입력된 시점부터 미리 설정된 갯수 만큼의 클럭(CLK)이 입력되면 출력신호를 출력한다. 따라서 미리 설정된 갯수가 4인 경우에는 입력신호가 입력되고 클럭(CLK)이 4번 토글하면 출력신호가 출력된다. 즉, 입력신호의 입력후 4클럭만큼의 지연시간 후에 출력신호가 출력된다. 따라서 출력신호는 입력신호를 4클럭만큼 지연한 신호가 된다. 이러한 제1지연부(210~230) 각각은 클럭제어부(511, 521, 531), 카운팅부(512, 522, 532), 출력신호 생성부(513, 523, 533)를 포함하여 구성되는데, 이에 대한 보다 자세한 설명은 도면과 함께 후술하기로 한다.

제2지연부(240)는 자신의 입력신호가 입력된 시점부터 지연설정정보(SEL<4:5>)에 의해 설정되는 갯수 만큼의 클럭(CLK)이 입력되면 출력신호를 출력한다. 입력신호가 입력된 시점으로부터 몇개의 클럭이 입력된 후에 자신의 출력신호를 출력할 것인지는 지연설정정보(SEL<4:5>)에 의하여 결정되므로, 결국 제2지연부(240)의 지연값은 지연설정정보(SEL<4:5>)가 어떠한 값을 갖느냐에 따라 변경된다. 이러한 제2지연부(240)는 클럭제어부(541), 카운팅부(542), 출력신호 생성부(543)를 포함하여 구성되는데, 이에 대한 보다 자세한 설명은 도면과 함께 후술하기로 한다.

제2지연부(240)는 지연설정정보(SEL<4:5>)의 값에 따라 1~4클럭만큼의 지연값을 가진다. 그러나 0의 지연값을 갖지는 않는다. 이를 보완하기 위하여 제2선택부(544)가 가변지연회로에 더 포함될 수 있다. 제2선택부(544)는 지연설정정보에 응답하여 최초입력신호(IN) 또는 제2지연부(240)의 출력신호 중 하나를 선택하여 출력함으로써, 가변지연회로가 0의 지연값을 가질 수 있도록 한다.

도 6은 도 5의 제1지연부(210)의 상세 실시예 도면이며, 도 7은 이의 동작 타이밍도이다.

도면의 INPULSE는 제1지연부(210)가 지연시켜야할 입력신호이며, OUTPULSE는 제1지연부(210)가 출력하는 출력신호이다. 또한, RESETB 신호는 가변지연회로의 리셋신호로 가변지연회로가 동작하지 않는 구간 동안에는 '로우'레벨을 유지하고, 가변지연회로가 동작하는 구간 동안에는 '하이'레벨을 유지하는 신호이다. 도 6에는 제1지연부(210)만을 도시하였는데, 나머지의 제1지연부들(220, 230)도 도 6의 제1지연부(210)와 동일하게 구성될 수 있다.

도 6에 도시된 바와 같이, 제1지연부(210)는 입력신호(INPULSE)에 응답하여 클럭(CLKIN)을 인에이블시키고, 출력신호(OUTPULSE)에 응답하여(클럭제어부(511)가 OUTPULSE를 직접 입력받지는 않지만, 클럭제어부(511)가 입력받는 EQUALB, EQUALD 신호는 OUTPULSE의 활성화시점에 대한 정보를 가지고 있음) 클럭(CLKIN)을 디스에이블시키는 클럭제어부(511); 클럭(CLKIN)을 카운트해 카운팅코드(CNT<1:0>)를 출력하는 카운팅부(512); 및 카운팅코드(CNT<1:0>)가 소정값에 도달하면 출력신호를 인에이블시키는 출력신호 생성부(513)를 포함하여 구성된다.

클럭제어부(511)는 도면과 같이, 인버터(611, 616), 낸드게이트(612, 613, 617), 노아게이트(614), 오아게이트(615)를 포함하여 구성된다. 클럭제어부(511)는 입력신호(INPULSE)가 활성화되어 입력되는 시점으로부터 출력신호(OUTPULSE)가 활성화되어 출력되는 시점까지의 구간 동안만, 카운팅부(512)로 입력되는 클럭(CLKIN)을 토글링(toggling)시키고, 그 이외의 구간 동안에는 카운팅부(512)로 입력되는 클럭(CLKIN)이 토글링되지 못하도록 한다.

카운팅부(512)는 입력신호(INPULSE)가 활성화되는 시점에 카운팅코드(CNT<1:0>)를 미리 설정된 값으로 초기화시킨다. 앞서 설명한 바와 같이, 클럭제어부(511)의 제어에 의해 입력신호(INPULSE)가 활성화되면 카운팅부(512)로 입력되는 클럭(CLKIN)도 토글링하기 시작한다. 따라서 입력신호(INPULSE)가 활성화되면 카운팅부(512)는 항상 동일한 초기값으로부터 카운팅되기 시작한다. 도면에서는 카운팅코드(CNT<1:0>)의 초기값으로 (1,1)이 사용되는 예를 도시하였다.

출력신호 생성부(513)는 도면과 같이 낸드게이트(621), 인버터들(622~626), 노아게이트(627)를 포함하여 구성된다. 출력신호 생성부(513)는, 카운팅코드(CNT<1:0>)가 소정값(도 6의 경우 그 값은 (1,1)임)에 도달하면 출력신호(OUTPULSE)를 활성화시킨다. 입력신호(INPULSE)의 활성화시점에 카운팅코드는 (1,1)로 초기화되며, 그때부터 입력되는 클럭(CLKIN)을 카운팅하기 시작한다. 그리고 카운팅코드(CNT<1:0>)가 다시 (1,1)의 값에 도달하면 출력신호(OUTPULSE)가 활성화된다. 따라서 출력신호(OUTPULSE)는 입력신호(INPULSE)의 활성화시점으로부터 4클럭 이후에 활성화된다.

이제, 도 7의 타이밍도를 참조하여 제1지연부(210)의 전체 동작을 살펴보기로 한다.

입력신호(INPULSE)가 비활성화되어 있는 초기 구간 동안 클럭 인에이블 신호(CKE)는 '로우'레벨의 비활성화 상태를 유지한다. 따라서 카운팅부(512)로 입력되는 클럭(CLKIN)은 토글링하지 않는다. 그러다가 입력신호(INPULSE)가 활성화되면 클럭 인에이블 신호(CKE)가 '하이'레벨로 활성화된다. 그리고 이와 동시에 카운팅코드(CNT<1:0>)도 (1,1)의 값으로 초기화된다. 클럭 인에이블 신호(CKE)가 '하이'레벨로 활성화되면, 카운팅부(512)로 입력되는 클럭(CLKIN)이 토글링하기 시작하며, 이에 따라 초기값(1,1)으로부터 카운팅코드(CNT<1:0>)가 카운팅되기 시작한다. 그러다가 카운팅코드(CNT<1:0>)가 (1,1)이 되면 EQUALB 신호가 '하이'레벨에서 '로우'레벨로 천이하고, 이보다 조금 늦은 시점에 EQUALD 신호가 '로우'레벨에서 '하이'레벨로 천이한다. EQUALB 신호와 EQUALD 신호가 모두 '로우'레벨인 구간에서 출력신호(OUTPULSE)가 활성화되고, 클럭 인에이블 신호(CKE)가 '로우'레벨로 천이한다. 따라서 카운팅부(512)로 입력되는 클럭(CLKIN)은 토글링을 멈춘다.

도 7을 살펴보면, 입력신호(INPULSE)의 활성화시점으로부터 4클럭이 경과한 후에, 출력신호(OUTPULSE)가 활성화되는 것을 확인할 수 있다.

제1지연부(210)의 카운팅부(512)는 입력신호(INPULSE)의 활성화시점부터 출력신호(OUTPULSE)의 활성화시점까지만 클럭(CLKIN)을 카운팅하는 동작을 하는데, 이는 곧 도 6의 제1지연부(210)는 입력신호(INPULSE)의 활성화시점부터 출력신호(OUTPULSE)의 활성화시점까지만 전류를 소비하고, 그 이외의 구간동안은 전류를 거의 소비하지 않음을 의미한다. 즉, 도 6과 같이 제1지연부(210)를 구성하면 제1지연부(210)의 대기전류를 크게 감소시킬 수 있게 된다.

도 8은 도 5의 제2지연부(240)의 상세 실시예 도면이며, 도 9는 이의 동작 타이밍도이다.

도면의 INPULSE는 제2지연부(240)가 지연시켜야할 입력신호이며, OUTPULSE는 제2지연부(240)가 출력하는 출력신호이다. 또한, RESETB 신호는 가변지연회로의 리셋신호로 가변지연회로가 동작하지 않는 구간 동안에는 '로우'레벨을 유지하고, 가변지연회로가 동작하는 구간 동안에는 '하이'레벨을 유지하는 신호이다.

도 7에 도시된 바와 같이, 제2지연부는 입력신호(INPULSE)에 응답하여 클럭(CLKIN)을 인에이블시키고, 출력신호(OUTPULSE)에 응답하여(클럭제어부(541)가 OUTPULSE를 직접 입력받지는 않지만, 클럭제어부(541)가 입력받는 EQUALB, EQUALD 신호는 OUTPULSE의 활성화시점에 대한 정보를 가지고 있음) 클럭(CLKIN)을 디스에이블시키는 클럭제어부(541); 클럭(CLKIN)을 카운트해 카운팅코드(CNT<1:0>)를 출력하는 카운팅부(542); 및 카운팅코드(CNT<1:0>)가 소정값에 도달하면 출력신호를 인에이블시키는 출력신호 생성부(543)를 포함하여 구성된다.

도 8에 도시된 제2지연부(240)는 기본적으로 도 6에 도시된 제1지연부(210)와 동일하게 구성된다. 그러나 제1지연부(210)의 카운팅부(512)가 항상 일정한 초기값(1,1)을 갖는 반면에 제2지연부(240)의 카운팅부(542)는 지연설정정보(SEL<4:5>)에 의해 정해지는 초기값을 갖는다는 차이점을 갖는다.

카운팅부(542)는 입력신호(INPULSE)에 응답하여 지연설정정보(SEL<4:5>)의 값으로 카운팅코드(CNT<1:0>)를 초기화시킨다. 카운팅코드(CNT<1:0>)의 초기화 동작은 입력신호(INPULSE)의 활성화시점에 이루어지며, 초기화되는 카운팅코드(CNT<1:0>)의 값은 지연설정정보(SEL<4:5>)의 값에 따라 정해진다. 지연설정정보(SEL<5>)의 논리값은 카운팅코드(CNT<1>)의 초기값이 되고, 지연설정정보(SEL<4>)의 논리값은 카운팅코드(CNT<0>의 초기값이 된다. 제1지연부(210)의 카운팅부(512)는 항상 동일한 초기값(1,1)으로부터 카운팅코드(CNT<1:0>)를 카운트하기 때문에 항상 동일한 지연값을 갖지만, 제2지연부(240)의 카운팅부(542)는 지연설정정보(SEL<4:5>)에 따라 정해지는 초기값으로부터 카운팅코드(CNT<1:0>)를 카운트하기 때문에 지연설정정보의 값에 따라 제2지연부의 지연값은 1~4클럭으로 변동된다.

이제, 도 9의 타이밍도를 참조하여 제2지연부(240)의 전체 동작을 살펴보기로 한다.

입력신호(INPULSE)가 비활성되어 있는 초기 구간 동안 클럭 인에이블 신호(CKE)는 '로우'레벨의 비활성화 상태를 유지한다. 따라서 카운팅부(542)로 입력되는 클럭(CLKIN)은 토글링하지 않는다. 그러다가 입력신호(INPULSE)가 활성화되면 클럭 인에이블 신호(CKE)가 '하이'레벨로 활성화된다. 이와 동시에 카운팅코드(CNT<1:0>)도 지연설정정보(SEL<4:5>)에 의해 정해지는 값으로 초기화된다(도면에서는 (0,1)로 초기화되는 것을 도시함). 클럭 인에이블 신호(CKE)가 '하이'레벨로 활성화되면, 카운팅부(542)로 입력되는 클럭(CLKIN)이 토글링하기 시작하며, 이에 따라 초기값(0,1)으로부터 카운팅코드(CNT<1:0>)가 카운팅되기 시작한다. 그러다가 카운팅코드가 (1,1)이 되면 EQUALB 신호가 '하이'레벨에서 '로우'레벨로 천이하고, 이보다 조금 늦은 시점에 EQUALD 신호가 '로우'레벨에서 '하이'레벨로 천이한다. EQUALB 신호와 EQUALD 신호가 모두 '로우'레벨인 구간에서 출력신호(OUTPULSE)가 활성화되고, 클럭 인에이블 신호(CKE)가 '로우'레벨로 천이한다. 따라서 카운팅부(542)로 입력되는 클럭(CLKIN)은 토글링을 멈춘다.

도 9를 살펴보면, 입력신호(INPULSE)의 활성화시점으로부터 2클럭이 경과한 후에, 출력신호(OUTPULSE)가 활성화되는 것을 확인할 수 있다. 만약, 지연설정정보(SEL<4:5>)에 따라 카운팅코드(CNT<1:0>)의 초기값이 (0,1)이 아닌 다른 값으로 초기화된다면, 제2지연부(240)의 지연값은 2클럭이 아닌 다른 값을 가지게 될 것이다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

특히, 도 7과 도 9 각각에 도시된 제1지연부(210)와 제2지연부(240)는 가변지연회로의 한 구성으로 소개되었지만, 이러한 제1지연부(210)와 제2지연부(240) 그 자체만으로도 지연회로가 될 수 있음은 당연하다.

도 1은 입력신호를 0~16클럭만큼 지연시켜 출력하는 종래의 가변지연회로의 구성도.

도 2는 본 발명에 따른 가변지연회로의 구성도.

도 3은 도 2의 가변지연회로의 제1상세 실시예 구성도.

도 4는 도 2의 가변지연회로의 제2상세 실시예 구성도.

도 5는 도 2의 가변지연회로의 제3상세 실시예 구성도.

도 6은 도 5의 제1지연부(210)의 상세 실시예 도면.

도 7은 도 6의 동작 타이밍도.

도 8은 도 5의 제2지연부(240)의 상세 실시예 도면.

도 9는 도 8의 동작 타이밍도.

Claims

삭제
직렬로 연결되는 복수의 제1지연부;

상기 복수의 제1지연부 각각의 출력단에 구비되어, 자신이 대응되는 상기 제1지연부의 출력신호 또는 최초입력신호를 선택해 출력하는 복수의 제1선택부; 및

최후단의 상기 제1선택부의 출력신호를 입력받으며, 지연설정정보에 의해 설정되는 지연값만큼 자신이 입력받은 신호를 지연해 출력하는 제2지연부를 포함하고,

상기 복수의 제1지연부 각각은 단위지연값*M의 지연값을 가지며 - 상기 M은 자연수이며, 각각의 제1지연부마다 다를 값일 수 있음 - ,

상기 제2지연부는 0~단위지연값*N까지의 지연값 조절이 가능한 - 상기 N은 자연수임 - 것을 특징으로 하는 가변지연회로.
제 2항에 있어서,

상기 N값은,

상기 M값 중 가장 작은 값 이상의 값을 갖는 것을 특징으로 하는 가변지연회 로.
제 2항에 있어서,

상기 제1지연부 각각은,

직렬연결된 M개의 플립플롭을 포함하여 구성되는 것을 특징으로 하는 가변지연회로.
제 2항에 있어서,

상기 제2지연부는,

직렬연결된 N개의 플립플롭; 및

상기 제2지연부의 입력신호 또는 상기 플립플롭들의 출력신호 중 하나를 선택하여 출력하기 위한 제2선택부

를 포함하는 것을 특징으로 하는 가변지연회로.
기준클럭을 서로 다른 값으로 분주하여 복수의 분주된 클럭을 출력하는 분주부;

상기 복수의 분주된 클럭 중 하나의 클럭에 기반하여 자신의 입력신호를 지 연시켜 출력하며, 직렬로 연결되는 복수의 제1지연부;

상기 복수의 제1지연부 각각의 출력단에 구비되어, 자신이 대응되는 상기 제1지연부의 출력신호 또는 최초입력신호를 선택해 출력하는 복수의 제1선택부;

상기 기준클럭 또는 상기 복수의 분주된 클럭 중 하나의 클럭을 선택해 출력하는 제2선택부; 및

상기 제2선택부의 출력클럭에 기반하여 최후단의 상기 제1선택부의 출력신호를 지연해 출력하는 제2지연부

를 포함하는 가변지연회로.
제 6항에 있어서,

상기 가변지연회로는,

상기 제2지연부의 출력과 상기 최초입력신호 중 하나를 선택하여 출력하기 위한 제3선택부를 더 포함하는 것을 특징으로 하는 가변지연회로.
제 6항에 있어서,

상기 복수의 제1지연부는,

자신이 기반하는 클럭에 동기하여 자신의 입력신호를 지연시키기 위한 적어도 하나 이상의 플립플롭을 포함하는 것을 특징으로 하는 가변지연회로.
제 8항에 있어서,

상기 제2지연부는,

상기 제2선택부의 출력클럭에 동기하여 자신의 입력신호를 지연시키기 위한 적어도 하나 이상의 플립플롭을 포함하는 것을 특징으로 하는 가변지연회로.
삭제
자신의 입력신호가 입력된 후 미리 설정된 갯수 만큼의 클럭이 입력되면 출력신호를 출력하며, 직렬로 연결되는 복수의 제1지연부;

상기 복수의 제1지연부 각각의 출력단에 구비되어, 자신이 대응되는 상기 제1지연부의 출력신호 또는 최초입력신호를 선택해 출력하는 복수의 제1선택부; 및

최후단의 상기 제1선택부의 출력신호가 입력된 후 지연설정정보에 의해 설정되는 갯수의 클럭이 입력된 후 자신의 출력신호를 출력하는 제2지연부; 및

상기 제2지연부의 출력과 상기 최초입력신호 중 하나를 선택하여 출력하기 위한 제2선택부를

포함하는 가변지연회로.
자신의 입력신호가 입력된 후 미리 설정된 갯수 만큼의 클럭이 입력되면 출력신호를 출력하며, 직렬로 연결되는 복수의 제1지연부;

상기 복수의 제1지연부 각각의 출력단에 구비되어, 자신이 대응되는 상기 제1지연부의 출력신호 또는 최초입력신호를 선택해 출력하는 복수의 제1선택부; 및

최후단의 상기 제1선택부의 출력신호가 입력된 후 지연설정정보에 의해 설정되는 갯수의 클럭이 입력된 후 자신의 출력신호를 출력하는 제2지연부를 포함하고,

상기 제1지연부 각각은

상기 제1지연부의 입력신호에 응답하여 클럭을 인에이블시키고 상기 제1지연부의 출력신호에 응답하여 클럭을 디스에이블시키는 클럭제어부;

상기 클럭을 카운트해 카운팅코드를 출력하는 카운팅부; 및

상기 카운팅코드가 소정값에 도달하면 상기 제1지연부의 출력신호를 인에이블시키는 출력신호 생성부

를 포함하는 가변지연회로.
제 12항에 있어서,

상기 카운팅부는,

상기 제1지연부의 입력신호에 응답하여 상기 카운팅코드를 미리 설정된 값으로 초기화하는 것을 특징으로 하는 가변지연회로.
자신의 입력신호가 입력된 후 미리 설정된 갯수 만큼의 클럭이 입력되면 출력신호를 출력하며, 직렬로 연결되는 복수의 제1지연부;

상기 복수의 제1지연부 각각의 출력단에 구비되어, 자신이 대응되는 상기 제1지연부의 출력신호 또는 최초입력신호를 선택해 출력하는 복수의 제1선택부; 및

최후단의 상기 제1선택부의 출력신호가 입력된 후 지연설정정보에 의해 설정되는 갯수의 클럭이 입력된 후 자신의 출력신호를 출력하는 제2지연부를 포함하고,

상기 제2지연부는

상기 제2지연부의 입력신호에 응답하여 클럭을 인에이블시키고 상기 제2지연부의 출력신호에 응답하여 클럭을 디스에이블시키는 클럭제어부; 및

상기 클럭을 카운트해 카운팅코드를 출력하는 카운팅부;

상기 카운팅코드가 소정값에 도달하면 상기 제2지연부의 출력신호를 인에이블시키는 출력신호 생성부를 포함하고,

상기 카운팅부는 상기 제2지연부의 입력신호에 응답하여 상기 지연설정정보에 의해 정해지는 값으로 상기 카운팅코드를 초기화하는 것을 특징으로 하는 가변지연회로.
입력신호에 응답하여 클럭을 인에이블시키고 출력신호에 응답하여 클럭을 디스에이블시키는 클럭제어부;

상기 클럭을 카운트해 카운팅코드를 출력하는 카운팅부; 및

상기 카운팅코드가 소정값에 도달하면 상기 출력신호를 인에이블시키는 출력신호 생성부

를 포함하는 지연회로.
제 15항에 있어서,

상기 카운팅부는,

상기 입력신호에 응답하여 상기 카운팅코드를 미리 설정된 값으로 초기화하는 것을 특징으로 하는 지연회로.
제 15항에 있어서,

상기 카운팅부는,

상기 입력신호에 응답하여 상기 카운팅코드를 지연설정정보에 의해 정해지는 값으로 초기화하는 것을 특징으로 하는 지연회로.