JP2007281852A

JP2007281852A - 遅延回路

Info

Publication number: JP2007281852A
Application number: JP2006104969A
Authority: JP
Inventors: Takao Yano; 隆夫矢野; Shintaro Shibata; 信太郎柴田
Original assignee: NTT Electronics Corp
Current assignee: NTT Electronics Corp
Priority date: 2006-04-06
Filing date: 2006-04-06
Publication date: 2007-10-25

Abstract

【課題】遅延時間を精度よく調整することができる遅延回路を得る。
【解決手段】入力信号に所望の遅延を付加して出力する遅延回路であって、直列接続した複数の単位回路と、最も出力側の単位回路の出力信号と入力信号の何れか一方を選択する第１のセレクタとを有し、各単位回路は、自身よりも一段入力側の単位回路の出力信号と入力信号の何れか一方を選択する第２のセレクタと、第２のセレクタの出力信号を遅延させる遅延部と、遅延部による遅延時間を調整する遅延調整部とを有する。
【選択図】図１

Description

本発明は、入力信号に所望の遅延を付加して出力する遅延回路に関し、特に遅延時間を精度よく調整することができる遅延回路に関するものである。

データ転送の高速化が進む今日において、クロック信号の位相を高分解能で調整できるクロック位相遅延回路が提案されている（例えば、特許文献１参照）。

図７は、従来の遅延回路を示す回路図である。この遅延回路は、４個の単位回路Ｕ_１１〜Ｕ_１４を入力側から出力側に向けて直列接続したものである。

各単位回路Ｕ_ｉ（ｉ＝１１〜１４）は、入力０と入力１の何れか一方の信号を選択するセレクタＳ_ｉと、信号を所定時間だけ遅延させる遅延部Ｄ_ｉと、遅延部Ｄ_ｉによる遅延時間を調整する遅延調整部Ａ_ｉとを有する。そして、各単位回路Ｕ_ｉの遅延部Ｄ_ｉ及びセレクタＳ_ｉの入力０は前段の単位回路Ｕ_{（ｉ−１）}の出力信号を入力し、セレクタＳ_ｉの入力１は遅延調整部Ａ_ｉの出力信号を入力する。また、遅延部Ｄ_１１〜Ｄ_１４の遅延時間は、それぞれ１００ｐｓ、２００ｐｓ、３００ｐｓ、４００ｐｓである。

ここで、セレクタＳ_１１〜Ｓ_１４が入力０を選択した場合、入力信号は遅延部Ｄ_１１〜Ｄ_１４を通過しないため遅延は付加されない。一方、セレクタＳ_１１のみが入力１を選択した場合、入力信号はＤ_１１を通過し、１００ｐｓの遅延が付加される。このように、セレクタＳ_１１〜Ｓ_１４で選択される信号の組み合わせによって、０ｐｓから１０００ｐｓまで、１００ｐｓの分解能で遅延時間を制御することができる。

ただし、遅延部Ｄ_１１〜Ｄ_１４の遅延時間には、遅延を発生する回路素子の製造ばらつきによる目標値からのずれが発生する。これを調整するために遅延調整部Ａ_１１〜Ａ_１４が設けられている。例えば、遅延部Ｄ_１１については、セレクタＳ_１１のみが入力１を選択した場合の遅延時間が１００ｐｓに近付くように遅延調整部Ａ_１１により調整する。他の遅延部についても同様に調整する。この遅延時間を調整する作業（以下、キャリブレーションという。）は、本回路が搭載されたＬＳＩを用いた装置が完成した後に行い、調整された遅延時間は通常その後も固定して使用する。

特開２００５−０５０２３５号公報

しかし、遅延調整部により遅延時間を調整しても、所望の遅延時間に対してΔｔ（ｐｓ）の遅延誤差が残る。例えば、各遅延部の遅延誤差がそれぞれ±２０ｐｓとすると、各遅延部では許容遅延誤差±２５ｐｓの範囲内に収まる。しかし、１０００ｐｓの遅延時間を生成する場合には全ての遅延部を用いるため、遅延回路全体では最大で±８０ｐｓの遅延誤差が発生し、許容遅延誤差±２５ｐｓの範囲外となる。

本発明は、上述のような課題を解決するためになされたもので、その目的は、遅延時間を精度よく調整することができる遅延回路を得るものである。

本発明に係る遅延回路は、入力信号に所望の遅延を付加して出力する遅延回路であって、直列接続した複数の単位回路と、最も出力側の単位回路の出力信号と入力信号の何れか一方を選択する第１のセレクタとを有し、各単位回路は、自身よりも一段入力側の単位回路の出力信号と入力信号の何れか一方を選択する第２のセレクタと、第２のセレクタの出力信号を遅延させる遅延部と、遅延部による遅延時間を調整する遅延調整部とを有する。本発明のその他の特徴は以下に明らかにする。

本発明により、遅延時間を精度よく調整することができる遅延回路を得ることができる。

実施の形態１．
図１は、本発明の実施の形態１に係る遅延回路を示す回路図である。この遅延回路は、出力側から入力側に向けて直列接続した１０個の単位回路Ｕ_１〜Ｕ_１０と、セレクタＳ_０（第１のセレクタ）と、遅延部Ｄ_０とを有する。

そして、各単位回路Ｕ_ｉ（ｉ＝１〜１０）は、入力０から入力した信号と入力１から入力した信号の何れか一方を選択する２入力１出力のセレクタＳ_ｉ（第２のセレクタ）と、セレクタＳ_ｉの出力信号を１００ｐｓだけ遅延させる遅延部Ｄ_ｉと、遅延部Ｄ_ｉによる遅延時間を調整する遅延調整部Ａ_ｉとを有する。各単位回路Ｕ_ｉのセレクタＳ_ｉは、入力０から自身よりも一段入力側の単位回路Ｕ_{（ｉ＋１）}の出力信号を入力し、入力１から入力信号を入力する。

また、セレクタＳ_０は、入力０から入力した最も出力側の単位回路Ｕ_１の出力信号と入力１から入力した入力信号の何れか一方を選択する。そして、セレクタＳ_０の出力信号は遅延部Ｄ_０を介して出力される。遅延部Ｄ_０は、遅延時間が０ｐｓであり、信号が配線を通過する際の信号減衰を抑えるために設けられている。なお、信号減衰が問題無い場合は遅延部Ｄ_０を省略して単なる配線としてもよい。

ここで、遅延調整部Ａ_ｉ（ｉ＝１〜１０）の一例は、図２に示すように４個の遅延調整素子Ａ_ｉａ〜Ａ_ｉｄが直列接続されたものである。各遅延調整素子Ａ_ｉｊ（ｊ＝ａ〜ｄ）は、ＣＭＯＳインバータＩ_ｉｊと、ＣＭＯＳインバータＩ_ｉｊの出力端に一端が接続されたスイッチＳＷ_ｉｊと、スイッチＳＷ_ｉｊの他端と接地点の間に接続された負荷容量Ｃ_ｉｊとを有する。そして、スイッチＳＷ_ｉｊを切り替えて負荷容量Ｃ_ｉｊを接続するか切り離すかによって遅延時間の微調整を行う。具体的には、出力信号の遅延時間が所望の値よりも大きい場合はＯＮにしたスイッチをＯＦＦにし、小さい場合はＯＦＦにしたスイッチをＯＮにする。

また、遅延調整部Ａ_ｉ（ｉ＝１〜１０）の他の例は、図３に示すように１個のＣＭＯＳインバータＩ_ｉａと、ＣＭＯＳインバータＩ_ｉａの出力端に一端が接続された４個のスイッチＳＷ_ｉｊ（ｊ＝ａ〜ｄ）と、スイッチＳＷ_ｉｊの他端と接地点の間にそれぞれ接続された負荷容量Ｃ_ｉｊ（ｊ＝ａ〜ｄ）とを有する。そして、スイッチＳＷ_ｉｊを切り替えて負荷容量Ｃ_ｉｊを接続するか切り離すかによって遅延時間の微調整を行う。具体的には、出力信号の遅延時間が所望の値よりも大きい場合はＯＮにしたスイッチをＯＦＦにし、小さい場合はＯＦＦにしたスイッチをＯＮにする。

そして、入力信号に遅延を付加しない場合は、セレクタＳ_０は入力信号を選択する。一方、入力信号に遅延を付加する場合は、セレクタＳ_０は最も出力側の単位回路Ｕ_１の出力信号を選択し、出力側から連続した任意個数の単位回路のセレクタは一段入力側の単位回路の出力信号を選択し、任意個数の単位回路よりも一段入力側の単位回路の前記セレクタは入力信号を選択する。これにより、入力信号に１００ｐｓの分解能で最大１ｎｓの所望の遅延を付加して出力することができる。

具体的には、１００ｐｓの遅延時間を生成するには、セレクタＳ_０に単位回路Ｕ_１の出力信号を選択させ、セレクタＳ_１に入力信号を選択させる。これにより、入力信号は１００ｐｓの遅延部Ｄ_１を通過する。ここで、出力信号の遅延時間が１００ｐｓからずれている場合は、遅延調整部Ａ_１によって許容遅延誤差±２５ｐｓの範囲内になるように調整する。例えば、遅延調整部Ａ_１の遅延調整素子Ａ_１ａ〜Ａ_１ｄの遅延時間がそれぞれ２５ｐｓ、２５ｐｓ、４０ｐｓ、４０ｐｓであり、スイッチＳＷ_１ａとＳＷ_１ｃがＯＮであり、出力信号の遅延時間が１５０ｐｓであったとする。この場合、スイッチＳＷ_１ｃをＯＦＦにすることで、出力信号の遅延時間は１１０ｐｓになり、許容遅延誤差の範囲内になる。そして、遅延調整部Ａ_１の各遅延調整素子のスイッチ状態は設定後に固定しておく。

次に、２００ｐｓの遅延時間を生成するには、セレクタＳ_０に単位回路Ｕ_１の出力信号を選択させ、セレクタＳ_１に単位回路Ｕ_２の出力信号を選択させ、セレクタＳ_２に入力信号を選択させる。これにより、図４に示すように、入力信号は１００ｐｓの遅延部Ｄ_２及び遅延部Ｄ_１を通過する。ここで、出力信号の遅延時間が２００ｐｓからずれている場合は、遅延調整部Ａ_２によって遅延時間を調整する。この際、遅延調整部Ａ_１の遅延時間は固定してあるため、この遅延調整部Ａ_１の遅延時間を加味した上で、遅延調整部Ａ_２の遅延時間を調整する。そして、遅延調整部Ａ_２の各遅延調整素子のスイッチ状態は設定後に固定しておく。

以降の遅延部Ｄ_３〜Ｄ_９に付加された遅延調整部Ａ_３〜Ａ_９についても同様に調整する。例えば、図５に示すように、６００ｐｓの遅延を生成する場合、遅延調整部Ａ１〜Ａ５の調整結果を加味した上で、遅延調整部Ａ_６を調整する。

このように、ｎ段目のキャリブレーションを行う際に、ｎ−１段目までのキャリブレーション結果を加味することによって、遅延回路全体の遅延誤差が許容遅延誤差の範囲内に収まる。例えば、許容遅延誤差が±２５ｐｓの遅延部を複数個用いて遅延を生成した場合でも、遅延回路全体の遅延誤差が許容遅延誤差±２５ｐｓの範囲内に収まる。よって、遅延時間を精度よく調整することができる。

実施の形態２．
図６は、本発明の実施の形態２に係る遅延回路を示す回路図である。実施の形態１では、セレクタＳ_０（第１のセレクタ）の後段に０ｐｓの遅延部を設けたが、本実施の形態では１００ｐｓの遅延部Ｄ_０と遅延調整部Ａ_０とを設ける。これにより、単位回路Ｕ_１の後段に単位回路Ｕ_０が設けられた構成となる。その他の構成は、実施の形態１と同様である。

この場合、セレクタＳ_０が入力信号を選択しても１００ｐｓの遅延が生成されるが、この遅延を最初から盛り込み、この遅延がある状態を０ｐｓの遅延とみなす。例えば、セレクタＳ_６が入力信号を選択した場合、回路全体では７００ｐｓの遅延となるが、デフォルトの遅延が１００ｐｓであるため、相対遅延は、７００ｐｓ−１００ｐｓ＝６００ｐｓとなる。

なお、本実施の形態において、単位回路Ｕ_０で発生する遅延を基準として（０ｐｓとして）、回路全体の遅延を調整するため、遅延調整部Ａ_０は調整しなくてもよい。従って、遅延調整は遅延調整部Ａ_１から行えば良い。

単位回路Ｕ_１の後段に単位回路Ｕ_０を設ける本実施の形態を用いることにより、遅延回路が同一の単位構成の連続となるため、設計（特にレイアウト設計）が簡単になるというメリットがある。

本発明の実施の形態１に係る遅延回路を示す回路図である。遅延調整部の一例を示す回路図である。遅延調整部の他の例を示す回路図である。２００ｐｓの遅延時間を生成する場合の信号経路を示す図である。６００ｐｓの遅延時間を生成する場合の信号経路を示す図である。本発明の実施の形態２に係る遅延回路を示す回路図である。従来の遅延回路を示す回路図である。

符号の説明

Ｕ_１〜Ｕ_１０単位回路
Ｓ₀〜Ｓ_１０セレクタ
Ｄ₀〜Ｄ_１０遅延部
Ａ₀〜Ａ_１０遅延調整部

Claims

入力信号に所望の遅延を付加して出力する遅延回路であって、
直列接続した複数の単位回路と、最も出力側の前記単位回路の出力信号と前記入力信号の何れか一方を選択する第１のセレクタとを有し、
各単位回路は、自身よりも一段入力側の単位回路の出力信号と前記入力信号の何れか一方を選択する第２のセレクタと、前記第２のセレクタの出力信号を遅延させる遅延部と、前記遅延部による遅延時間を調整する遅延調整部とを有することを特徴とする遅延回路。
請求項１に記載の遅延回路であって、
前記入力信号に遅延を付加しない場合は、前記第１のセレクタは前記入力信号を選択し、
前記入力信号に遅延を付加する場合は、前記第１のセレクタは最も出力側の前記単位回路の出力信号を選択し、出力側から連続した任意個数の単位回路の前記第２のセレクタは前記一段入力側の単位回路の出力信号を選択し、前記任意個数の単位回路よりも一段入力側の単位回路の前記第２のセレクタは前記入力信号を選択することを特徴とする遅延回路。