JP2737903B2 - クロック切替方式 - Google Patents
クロック切替方式Info
- Publication number
- JP2737903B2 JP2737903B2 JP63013107A JP1310788A JP2737903B2 JP 2737903 B2 JP2737903 B2 JP 2737903B2 JP 63013107 A JP63013107 A JP 63013107A JP 1310788 A JP1310788 A JP 1310788A JP 2737903 B2 JP2737903 B2 JP 2737903B2
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- JP
- Japan
- Prior art keywords
- clock
- clk2
- clk1
- selector
- switching
- Prior art date
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Description
【発明の詳細な説明】 〔概要〕 同期式論理回路に供給するクロックを２重化して一方
のクロックCLK1から他方のクロックCLK2へ切替えるクロ
ック切替方式に関し、外部からの選択信号SELにより、
クロックCLK1からクロックCLK2に切替を行った場合に、
本来必要としない所謂“ひげ”を生じないことを目的と
し、クロック切替器のセレクタの切替のタイミングを、
これから切替えられる側のクロックCLK2に同期させた同
期化タイミングとしてクロック切替器に供給する構成と
するものである。
のクロックCLK1から他方のクロックCLK2へ切替えるクロ
ック切替方式に関し、外部からの選択信号SELにより、
クロックCLK1からクロックCLK2に切替を行った場合に、
本来必要としない所謂“ひげ”を生じないことを目的と
し、クロック切替器のセレクタの切替のタイミングを、
これから切替えられる側のクロックCLK2に同期させた同
期化タイミングとしてクロック切替器に供給する構成と
するものである。
本発明は同期式論理回路に供給する一定周波数のクロ
ックを２重化して、同一周波数であるが一般には互の位
相が異なる２つのクロックの中の、一方の或る位相のク
ロックから他方の別の位相のクロックへ支障なく切り替
えるクロック切替方式に関する。
ックを２重化して、同一周波数であるが一般には互の位
相が異なる２つのクロックの中の、一方の或る位相のク
ロックから他方の別の位相のクロックへ支障なく切り替
えるクロック切替方式に関する。
従来のクロック切替方式の構成は、例えば第４図に示
す如く、セレクタ11Aが同一周波数であるが互の位相が
異なる２つのクロックであるクロックCLK1とクロックCL
K2を入力し、外部からの切替の選択信号SELにより、ク
ロックCLK1とクロックCLK2の何れかを選択し出力してい
る。
す如く、セレクタ11Aが同一周波数であるが互の位相が
異なる２つのクロックであるクロックCLK1とクロックCL
K2を入力し、外部からの切替の選択信号SELにより、ク
ロックCLK1とクロックCLK2の何れかを選択し出力してい
る。
セレクタ11Aは、例えば選択信号SELの論理値“1"に応
答して或る位相のクロックCLK1から別の位相のクロック
CLK2へ切り替えてクロックCLK2を出力するように構成さ
れている。
答して或る位相のクロックCLK1から別の位相のクロック
CLK2へ切り替えてクロックCLK2を出力するように構成さ
れている。
第５図は第４図の従来のクロック切替方式の動作タイ
ムチャートであって、セレクタ11Aは、セレクタ11Aに入
力する２つのクロックであるクロックCLK1とクロッ
クCLK2の何れか一方が、選択信号SELにより選択さ
れ、選択信号SELが論理値“0"の時は、クロックCLK
1を選択し、選択信号SELが論理値“1"の時は、クロ
ックCLK2を選択して出力する。
ムチャートであって、セレクタ11Aは、セレクタ11Aに入
力する２つのクロックであるクロックCLK1とクロッ
クCLK2の何れか一方が、選択信号SELにより選択さ
れ、選択信号SELが論理値“0"の時は、クロックCLK
1を選択し、選択信号SELが論理値“1"の時は、クロ
ックCLK2を選択して出力する。
従来のクロック切替方式は、上述の如く、セレクタ11
Aに入力する２つのクロックであるクロックCLK1と
クロックCLK2の選択を、選択信号SELの論理値“0",
“1"により選択して出力するが、選択信号SELが第５
図の時刻ｔにて論理値“0"から論理値“1"に変化する
と、セレクタ11Aの出力クロックは、時刻ｔ以前はク
ロックCLK1であり、時刻ｔ以後はクロックCLK2となっ
て、切替えた時に本来は必要としない論理値“1"の時間
幅の短い、所謂“ひげ”を生じる。
Aに入力する２つのクロックであるクロックCLK1と
クロックCLK2の選択を、選択信号SELの論理値“0",
“1"により選択して出力するが、選択信号SELが第５
図の時刻ｔにて論理値“0"から論理値“1"に変化する
と、セレクタ11Aの出力クロックは、時刻ｔ以前はク
ロックCLK1であり、時刻ｔ以後はクロックCLK2となっ
て、切替えた時に本来は必要としない論理値“1"の時間
幅の短い、所謂“ひげ”を生じる。
この“ひげ”状態の出力クロックは、このクロックに
より駆動される同期式論理回路（図示なし）の誤動作を
起こし回路の正常動作を保証できないという問題を生じ
る。
より駆動される同期式論理回路（図示なし）の誤動作を
起こし回路の正常動作を保証できないという問題を生じ
る。
この問題は、クロック切替器１がその出力を、クロッ
クCLK1からクロックCLK2へ切り替える場合の切替タイミ
ングStを現在選択されているクロックCLK1てはなく，こ
れから切替えられる側のクロックとしてセレクタ21で選
択されたクロックCLK2の立上りに同期させておくように
する本発明の構成によって解決される。
クCLK1からクロックCLK2へ切り替える場合の切替タイミ
ングStを現在選択されているクロックCLK1てはなく，こ
れから切替えられる側のクロックとしてセレクタ21で選
択されたクロックCLK2の立上りに同期させておくように
する本発明の構成によって解決される。
本発明のクロック切替方式の構成を示す第１図の原理
図において、 １はクロックCLK1とクロックCLK2を入力して切替タイ
ミングStによりクロックCLK1からクロックCLK2へ切替え
て出力するクロック切替器、２は、クロックCLK1とクロ
ックCLK2を入力して、選択信号SELにより、これから切
替えられる側のクロックCLK2の立上りに同期した同期化
タイミングStを発生するタイミング発生器、 そしてタイミング発生器２の出力の切替えられる側の
クロックCLK2の立上りに同期した同期化タイミングSt
を、クロック切替器１へ供給してクロックCLK1からクロ
ックCLK2へ切替える構成とする。
図において、 １はクロックCLK1とクロックCLK2を入力して切替タイ
ミングStによりクロックCLK1からクロックCLK2へ切替え
て出力するクロック切替器、２は、クロックCLK1とクロ
ックCLK2を入力して、選択信号SELにより、これから切
替えられる側のクロックCLK2の立上りに同期した同期化
タイミングStを発生するタイミング発生器、 そしてタイミング発生器２の出力の切替えられる側の
クロックCLK2の立上りに同期した同期化タイミングSt
を、クロック切替器１へ供給してクロックCLK1からクロ
ックCLK2へ切替える構成とする。
クロック切替器１は、クロックCLK1とクロックCLK2を
入力してタイミングStによりクロックCLK1からクロック
CLK2へ切替えて出力するが、タイミング発生器２が、そ
のタイミングStを、クロックCLK1とクロックCLK2を入力
して、外部からの選択信号SELにより、切替えられる側
のクロックCLK2の立上りに同期して発生し、クロック切
替器１へ供給するので、クロック切替器１がクロックCL
K1からクロックCLK2に切替えた場合の出力クロックに
は、所謂“ひげ”を生ぜず問題は解決される。
入力してタイミングStによりクロックCLK1からクロック
CLK2へ切替えて出力するが、タイミング発生器２が、そ
のタイミングStを、クロックCLK1とクロックCLK2を入力
して、外部からの選択信号SELにより、切替えられる側
のクロックCLK2の立上りに同期して発生し、クロック切
替器１へ供給するので、クロック切替器１がクロックCL
K1からクロックCLK2に切替えた場合の出力クロックに
は、所謂“ひげ”を生ぜず問題は解決される。
第２図は本発明の実施例のクロック切替方式の構成を
示すブロック図であり、第３図はその動作を説明するた
めのタイムチャートである。
示すブロック図であり、第３図はその動作を説明するた
めのタイムチャートである。
第２図のブロック図において、クロック切替器１はセ
レクタ11で構成され、そのセレクタ11が、第３図のタイ
ムチャートのクロックCLK1とクロックCLK2を入力し
て、タイミング発生器２からのタイミングSt（切替え
信号）により、クロックCLK1からクロックCLK2へ又はク
ロックCLK2からクロックCLK1へ切り替えて、出力クロ
ックとして、クロックCLK2又はクロックCLK1を出力する タイミング発生器２はセレクタ21とＤフリップフロッ
プ22とインバータ23から構成され、セレクタ21が、ク
ロックCLK1とクロックCLK2を入力してセレクタ11が
クロックCLK1を選択出力している時にはクロックCLK2を
出力し、セレクタ11がクロックCLK2を選択出力している
時にはクロックCLK1を出力し、Ｄフリップフロップ22
が、選択信号入力SELをＤ入力とし、セレクタ21が選
択したクロックCLK2をクロックCK入力として、前記クロ
ックCLK2の立上りに同期してＤフリップフロップ22から
Ｑ出力として出力される同期化タイミングStを発生す
る。そして、Ｄフリップフロップ22が発生した同期化タ
イミングStは、その侭クロック切替器１のセレクタ11
へ供給されるとともに、インバータ23で符号反転されセ
レクタ21へ選択信号として供給される。
レクタ11で構成され、そのセレクタ11が、第３図のタイ
ムチャートのクロックCLK1とクロックCLK2を入力し
て、タイミング発生器２からのタイミングSt（切替え
信号）により、クロックCLK1からクロックCLK2へ又はク
ロックCLK2からクロックCLK1へ切り替えて、出力クロ
ックとして、クロックCLK2又はクロックCLK1を出力する タイミング発生器２はセレクタ21とＤフリップフロッ
プ22とインバータ23から構成され、セレクタ21が、ク
ロックCLK1とクロックCLK2を入力してセレクタ11が
クロックCLK1を選択出力している時にはクロックCLK2を
出力し、セレクタ11がクロックCLK2を選択出力している
時にはクロックCLK1を出力し、Ｄフリップフロップ22
が、選択信号入力SELをＤ入力とし、セレクタ21が選
択したクロックCLK2をクロックCK入力として、前記クロ
ックCLK2の立上りに同期してＤフリップフロップ22から
Ｑ出力として出力される同期化タイミングStを発生す
る。そして、Ｄフリップフロップ22が発生した同期化タ
イミングStは、その侭クロック切替器１のセレクタ11
へ供給されるとともに、インバータ23で符号反転されセ
レクタ21へ選択信号として供給される。
クロック切替器１のセレクタ11は、入力のクロック
CLK1とクロックCLK2の立上りに同期して立ち上がった
同期化タイミングStの論理値“1"により、クロックCL
K2を選択し、論理値“0"により、クロックCLK1を選択し
て出力する。
CLK1とクロックCLK2の立上りに同期して立ち上がった
同期化タイミングStの論理値“1"により、クロックCL
K2を選択し、論理値“0"により、クロックCLK1を選択し
て出力する。
従って本実施例のクロック切替方式は、第３図のタイ
ムチャートの時刻ｔにおいて、選択信号SELが論理値
“1"となりタイミング発生器２のＤフリップフロップ22
へ入力されても、クロック切替器１のセレクタ11は直ぐ
にはクロックCLK1からクロックCLK2への切替動作を
せずに、切替えられる側のクロックCLK2が来た時に該
クロックCLK2の立上りに同期して同期化タイミングSt
を発生して、該同期化タイミングStにより、クロッ
クCLK1からクロックCLK2への切替動作を行うので、セ
レクタ11の出力クロックは、所謂“ひげ”を生ぜずに
問題はない。また、上記実施例ではクロックCLK1からク
ロックCLK2への切替えについて説明したが、セレクタ21
が常にセレクタ11で非選択のクロックを選択出力してお
り、クロックCLK2からクロックCLK1への切替えにおいて
も上記と同様な作用を生じる。
ムチャートの時刻ｔにおいて、選択信号SELが論理値
“1"となりタイミング発生器２のＤフリップフロップ22
へ入力されても、クロック切替器１のセレクタ11は直ぐ
にはクロックCLK1からクロックCLK2への切替動作を
せずに、切替えられる側のクロックCLK2が来た時に該
クロックCLK2の立上りに同期して同期化タイミングSt
を発生して、該同期化タイミングStにより、クロッ
クCLK1からクロックCLK2への切替動作を行うので、セ
レクタ11の出力クロックは、所謂“ひげ”を生ぜずに
問題はない。また、上記実施例ではクロックCLK1からク
ロックCLK2への切替えについて説明したが、セレクタ21
が常にセレクタ11で非選択のクロックを選択出力してお
り、クロックCLK2からクロックCLK1への切替えにおいて
も上記と同様な作用を生じる。
以上説明した如く、本発明によれば、切替器により切
替えられ出力されるクロックに、本来は必要としない所
謂“ひげ”と呼ばれるクロックの発生を防止できるの
で、クロック切替器の出力により駆動される同期式論理
回路が誤動作を起こすことがなく、回路の正常動作を保
証する効果が得られる。
替えられ出力されるクロックに、本来は必要としない所
謂“ひげ”と呼ばれるクロックの発生を防止できるの
で、クロック切替器の出力により駆動される同期式論理
回路が誤動作を起こすことがなく、回路の正常動作を保
証する効果が得られる。
第１図は本発明のクロック切替方式の構成を示す原理
図、 第２図は本発明の実施例のクロック切替方式の構成を示
すブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来のクロック切替方式の構成を示すブロック
図、 第５図は従来例のクロック切替方式の動作タイムチャー
トである。 図において、 １はクロック切替器、 11はセレクタ、 ２はタイミング発生器、 21はセレクタ、 22はＤフリップフロップである。
図、 第２図は本発明の実施例のクロック切替方式の構成を示
すブロック図、 第３図は本発明の実施例の動作を説明するためのタイム
チャート、 第４図は従来のクロック切替方式の構成を示すブロック
図、 第５図は従来例のクロック切替方式の動作タイムチャー
トである。 図において、 １はクロック切替器、 11はセレクタ、 ２はタイミング発生器、 21はセレクタ、 22はＤフリップフロップである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 敏男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭59−221115（ＪＰ，Ａ) 特開 昭62−272617（ＪＰ，Ａ) 特開 昭63−204425（ＪＰ，Ａ)
Claims (1)
- 【請求項１】位相が異なる二つのクロックを入力し、一
方のクロックを選択出力する第１の選択手段と、位相が
異なる二つのクロックを入力し第１の選択手段で非選択
のクロックを選択出力する第２の選択手段と、選択信号
を保持し第２の選択手段で選択出力しているクロックの
立上りに同期して切替え信号を出力する保持手段を有
し、該切替え信号により第１の選択手段で選択出力して
いるクロックを切り替えることを特徴とするクロック切
替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013107A JP2737903B2 (ja) | 1988-01-22 | 1988-01-22 | クロック切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013107A JP2737903B2 (ja) | 1988-01-22 | 1988-01-22 | クロック切替方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01189220A JPH01189220A (ja) | 1989-07-28 |
| JP2737903B2 true JP2737903B2 (ja) | 1998-04-08 |
Family
ID=11823926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63013107A Expired - Fee Related JP2737903B2 (ja) | 1988-01-22 | 1988-01-22 | クロック切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737903B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852728A (en) * | 1995-01-12 | 1998-12-22 | Hitachi, Ltd. | Uninterruptible clock supply apparatus for fault tolerant computer system |
| US5550499A (en) * | 1995-04-18 | 1996-08-27 | Cyrix Corporation | Single delay line adjustable duty cycle clock generator |
| KR100336759B1 (ko) * | 1999-09-28 | 2002-05-16 | 박종섭 | 클럭신호 선택회로 |
| US6239626B1 (en) * | 2000-01-07 | 2001-05-29 | Cisco Technology, Inc. | Glitch-free clock selector |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221115A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | クロツク信号切換回路 |
| JPS62272617A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | クロツク切替回路 |
-
1988
- 1988-01-22 JP JP63013107A patent/JP2737903B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01189220A (ja) | 1989-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |