JPH0683756A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0683756A JPH0683756A JP4230753A JP23075392A JPH0683756A JP H0683756 A JPH0683756 A JP H0683756A JP 4230753 A JP4230753 A JP 4230753A JP 23075392 A JP23075392 A JP 23075392A JP H0683756 A JPH0683756 A JP H0683756A
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- JP
- Japan
- Prior art keywords
- signal
- clock
- control signal
- channel
- functional block
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【目的】 本発明は特定の命令に依存することなく、装
置内部の動作状態に応じてきめ細かくクロック供給を制
御して消費電力を低減させる。 【構成】 Ｉ／Ｏ装置からのＤＭＡ要求信号が第０チャ
ネル制御部１３または第１チャネル制御部１４を動作さ
せる信号であるとき、クロック制御部１２によって前記
ＤＭＡ要求信号で指定された第０チャネル制御部１３ま
たは第１チャネル制御部１４にクロック信号を供給して
これを動作させ、前記第０チャネル制御部１３または第
１チャネル制御部１４から転送終了を示す信号を受ける
と前記クロック制御部１２によって前記ＤＭＡ要求信号
ＲＥＱで指定された第０チャネル制御部１３または第１
チャネル制御部１４に対するクロック信号の供給を停止
する。
置内部の動作状態に応じてきめ細かくクロック供給を制
御して消費電力を低減させる。 【構成】 Ｉ／Ｏ装置からのＤＭＡ要求信号が第０チャ
ネル制御部１３または第１チャネル制御部１４を動作さ
せる信号であるとき、クロック制御部１２によって前記
ＤＭＡ要求信号で指定された第０チャネル制御部１３ま
たは第１チャネル制御部１４にクロック信号を供給して
これを動作させ、前記第０チャネル制御部１３または第
１チャネル制御部１４から転送終了を示す信号を受ける
と前記クロック制御部１２によって前記ＤＭＡ要求信号
ＲＥＱで指定された第０チャネル制御部１３または第１
チャネル制御部１４に対するクロック信号の供給を停止
する。
Description
【０００１】
【産業上の利用分野】本発明は内部ブロックへのクロッ
ク供給を制御しながらデータの処理を行なうデータ処理
装置に関する。
ク供給を制御しながらデータの処理を行なうデータ処理
装置に関する。
【０００２】
【従来の技術】ＭＰＵ装置等のデータ処理装置における
低消費電力化の方法の１つとして、機能ブロックへのク
ロック供給を停止するという方法が知られている。
低消費電力化の方法の１つとして、機能ブロックへのク
ロック供給を停止するという方法が知られている。
【０００３】そしてこの方法には、ある特定の命令を実
行することによって、この命令を実行している間、ブロ
ックへのクロック供給を停止する方法や外部からの信号
に基づいて装置全体へのクロック供給を停止する方法な
どがある。
行することによって、この命令を実行している間、ブロ
ックへのクロック供給を停止する方法や外部からの信号
に基づいて装置全体へのクロック供給を停止する方法な
どがある。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のクロック供給方法においては、次に述べるよう
な問題があった。
た従来のクロック供給方法においては、次に述べるよう
な問題があった。
【０００５】すなわち、特定の命令によってクロック供
給を制御する方法では、その命令が実行されたときだ
け、機能ブロックへのクロック供給を停止して消費電力
を低減させることができるものの、その命令が実行され
ていないときには、機能ブロックへのクロック供給が継
続されるので、消費電力の低減効果が小さいという問題
がある。
給を制御する方法では、その命令が実行されたときだ
け、機能ブロックへのクロック供給を停止して消費電力
を低減させることができるものの、その命令が実行され
ていないときには、機能ブロックへのクロック供給が継
続されるので、消費電力の低減効果が小さいという問題
がある。
【０００６】また、装置外部からの信号に基づいて装置
全体へのクロック供給を停止する方法では、装置内部の
各機能ブロックの動作状態毎のきめ細かなクロック供給
制御を行なうことができないという問題がある。
全体へのクロック供給を停止する方法では、装置内部の
各機能ブロックの動作状態毎のきめ細かなクロック供給
制御を行なうことができないという問題がある。
【０００７】本発明は上記の事情に鑑み、特定の命令に
依存することなく、装置内部の動作状態に応じてきめ細
かくクロック供給を制御して消費電力を低減させること
ができるデータ処理装置を提供することを目的としてい
る。
依存することなく、装置内部の動作状態に応じてきめ細
かくクロック供給を制御して消費電力を低減させること
ができるデータ処理装置を提供することを目的としてい
る。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに本発明によるデータ処理装置は、動作する期間と動
作しない期間を有する少なくとも１個または複数個の機
能ブロックと、制御信号が機能ブロックを動作させる制
御信号であるとき、前記制御信号によって指定された機
能ブロックにクロック信号を供給してこれを動作させ、
また前記制御信号が機能ブロックの動作を停止させる制
御信号であるとき、前記制御信号によって指定された機
能ブロックに対するクロック信号の供給を停止するクロ
ック制御部とを備えたことを特徴としている。
めに本発明によるデータ処理装置は、動作する期間と動
作しない期間を有する少なくとも１個または複数個の機
能ブロックと、制御信号が機能ブロックを動作させる制
御信号であるとき、前記制御信号によって指定された機
能ブロックにクロック信号を供給してこれを動作させ、
また前記制御信号が機能ブロックの動作を停止させる制
御信号であるとき、前記制御信号によって指定された機
能ブロックに対するクロック信号の供給を停止するクロ
ック制御部とを備えたことを特徴としている。
【０００９】
【作用】上記の構成において、制御信号が機能ブロック
を動作させる制御信号であるとき、クロック制御部によ
って前記制御信号で指定された機能ブロックにクロック
信号が供給されてこれが動作させられ、また前記制御信
号が機能ブロックの動作を停止させる制御信号であると
き、前記クロック制御部によって前記制御信号で指定さ
れた機能ブロックに対するクロック信号の供給が停止さ
れてこれの機能ブロックの動作が停止させられる。
を動作させる制御信号であるとき、クロック制御部によ
って前記制御信号で指定された機能ブロックにクロック
信号が供給されてこれが動作させられ、また前記制御信
号が機能ブロックの動作を停止させる制御信号であると
き、前記クロック制御部によって前記制御信号で指定さ
れた機能ブロックに対するクロック信号の供給が停止さ
れてこれの機能ブロックの動作が停止させられる。
【００１０】
【実施例】図１は本発明によるデータ処理装置の一実施
例であるＤＭＡ装置を使用したマイクロプロセッサシス
テムの一例を示すブロック図である。
例であるＤＭＡ装置を使用したマイクロプロセッサシス
テムの一例を示すブロック図である。
【００１１】この図に示すマイクロプロセッサシステム
はマイクロプロセッサ１と、ＤＭＡ装置２と、メモリ装
置３と、２つのＩ／Ｏ装置４１，４２と、これらを接続
するアドレスバス５、データバス６と、コントロールバ
ス７とを備えており、マイクロプロセッサ１によって指
定されたデータ処理を行なう。そして、Ｉ／Ｏ装置４１
からＤＭＡ要求信号ＲＥＱ０＃が出力されたとき、ＤＭ
Ａ装置２によって前記マイクロプロセッサ１に対しＤＭ
Ａの許可を求め、これが許可されたとき、メモリ装置３
からＩ／Ｏ装置４１にデータを転送させたり、Ｉ／Ｏ装
置４１からメモリ装置３にデータを転送させたりする。
Ｉ／Ｏ装置４２についても同様である。
はマイクロプロセッサ１と、ＤＭＡ装置２と、メモリ装
置３と、２つのＩ／Ｏ装置４１，４２と、これらを接続
するアドレスバス５、データバス６と、コントロールバ
ス７とを備えており、マイクロプロセッサ１によって指
定されたデータ処理を行なう。そして、Ｉ／Ｏ装置４１
からＤＭＡ要求信号ＲＥＱ０＃が出力されたとき、ＤＭ
Ａ装置２によって前記マイクロプロセッサ１に対しＤＭ
Ａの許可を求め、これが許可されたとき、メモリ装置３
からＩ／Ｏ装置４１にデータを転送させたり、Ｉ／Ｏ装
置４１からメモリ装置３にデータを転送させたりする。
Ｉ／Ｏ装置４２についても同様である。
【００１２】マイクロプロセッサ１は予めプログラムさ
れている内容に基づいて前記アドレスバス５、データバ
ス６、コントロールバス７を介して前記メモリ装置３や
前記Ｉ／Ｏ装置４１，４２とデータの授受を行ないなが
ら、前記プログラムによって指定されているデータ処理
を行なう。そして、前記ＤＭＡ装置２からＤＭＡ要求信
号ＨＲＥＱが出力されたとき、それまでの処理を中止し
てＤＭＡ許可信号ＨＡＣＫを生成し、これを前記ＤＭＡ
装置２に供給する。
れている内容に基づいて前記アドレスバス５、データバ
ス６、コントロールバス７を介して前記メモリ装置３や
前記Ｉ／Ｏ装置４１，４２とデータの授受を行ないなが
ら、前記プログラムによって指定されているデータ処理
を行なう。そして、前記ＤＭＡ装置２からＤＭＡ要求信
号ＨＲＥＱが出力されたとき、それまでの処理を中止し
てＤＭＡ許可信号ＨＡＣＫを生成し、これを前記ＤＭＡ
装置２に供給する。
【００１３】また、メモリ装置３は前記アドレスバス５
やデータバス６、コントロールバス７を介して前記マイ
クロプロセッサ１やＤＭＡ装置２から書込み指令が供給
されたとき、この書込み指令とともに供給されるデータ
を取り込んで記憶し、また前記前記マイクロプロセッサ
１やＤＭＡ装置２から読出し指令が供給されたとき、こ
の読出し指令によって指定された番地に記憶されている
データを読み出してこれを前記データバス６上に送出す
る。
やデータバス６、コントロールバス７を介して前記マイ
クロプロセッサ１やＤＭＡ装置２から書込み指令が供給
されたとき、この書込み指令とともに供給されるデータ
を取り込んで記憶し、また前記前記マイクロプロセッサ
１やＤＭＡ装置２から読出し指令が供給されたとき、こ
の読出し指令によって指定された番地に記憶されている
データを読み出してこれを前記データバス６上に送出す
る。
【００１４】また、Ｉ／Ｏ装置４１，４２は前記アドレ
スバス５やデータバス６、コントロールバス７を介して
前記マイクロプロセッサ１から入出力指令が供給された
とき、この入出力指令によって指定された処理を行な
う。そして、ＤＭＡの必要が生じたとき、ＤＭＡ要求信
号ＲＥＱ０＃あるいはＲＥＱ１＃を生成してこれを前記
ＤＭＡ装置２に供給し、このＤＭＡ装置２からＤＭＡ許
可信号ＡＣＫ０＃あるいはＡＣＫ１＃が出力されたと
き、ＤＭＡ方式でデータの取込み、または出力を行な
う。
スバス５やデータバス６、コントロールバス７を介して
前記マイクロプロセッサ１から入出力指令が供給された
とき、この入出力指令によって指定された処理を行な
う。そして、ＤＭＡの必要が生じたとき、ＤＭＡ要求信
号ＲＥＱ０＃あるいはＲＥＱ１＃を生成してこれを前記
ＤＭＡ装置２に供給し、このＤＭＡ装置２からＤＭＡ許
可信号ＡＣＫ０＃あるいはＡＣＫ１＃が出力されたと
き、ＤＭＡ方式でデータの取込み、または出力を行な
う。
【００１５】ＤＭＡ装置２は図２に示す如く、転送要求
制御部１１と、クロック制御部１２と、第０チャネル制
御部１３と、第１チャネル制御部１４とを備えており、
前記Ｉ／Ｏ装置４１あるいは４２からＤＭＡ要求信号Ｒ
ＥＱ０＃あるいはＲＦＱ１＃が出力されたとき、前記マ
イクロプロセッサ１に対してＤＭＡ要求信号ＨＲＥＱを
出して、このマイクロプロセッサ１からＤＭＡ許可信号
ＨＡＣＫが出力されたとき、前記第０チャネル制御部１
３または第１チャネル制御部１４のうち、指定された方
にクロック信号を供給してメモリ装置３からＩ／Ｏ装置
４１あるいは４２にデータを転送させたり、Ｉ／Ｏ装置
４１あるいは４２からメモリ装置３にデータを転送させ
たりする。
制御部１１と、クロック制御部１２と、第０チャネル制
御部１３と、第１チャネル制御部１４とを備えており、
前記Ｉ／Ｏ装置４１あるいは４２からＤＭＡ要求信号Ｒ
ＥＱ０＃あるいはＲＦＱ１＃が出力されたとき、前記マ
イクロプロセッサ１に対してＤＭＡ要求信号ＨＲＥＱを
出して、このマイクロプロセッサ１からＤＭＡ許可信号
ＨＡＣＫが出力されたとき、前記第０チャネル制御部１
３または第１チャネル制御部１４のうち、指定された方
にクロック信号を供給してメモリ装置３からＩ／Ｏ装置
４１あるいは４２にデータを転送させたり、Ｉ／Ｏ装置
４１あるいは４２からメモリ装置３にデータを転送させ
たりする。
【００１６】ＤＭＡ制御部１０は前記Ｉ／Ｏ装置４１あ
るいは４２からＤＭＡ要求信号ＲＥＱが出力されたと
き、ＤＭＡ要求信号ＨＲＥＱを生成して、これを前記マ
イクロプロセッサ１に供給する。
るいは４２からＤＭＡ要求信号ＲＥＱが出力されたと
き、ＤＭＡ要求信号ＨＲＥＱを生成して、これを前記マ
イクロプロセッサ１に供給する。
【００１７】また、転送要求制御部１１は、前記ＤＭＡ
要求信号ＲＥＱ０＃によって第０チャネルが指定される
とき、“１”信号を生成し、前記第０チャネル制御部１
３から転送終了信号が出力されたとき、“１”信号の生
成を停止するフリップフロップ１５と、前記ＤＭＡ要求
信号ＲＥＱ１＃によって第１チャネルが指定されると
き、“１”信号を生成し、前記第１チャネル制御部から
転送終了信号が出力されたとき、“１”信号の生成を停
止するフリップフロップ１６、３つのアンドゲート１
７、１８、１９によって構成され、前記マイクロプロセ
ッサ１からＤＭＡ許可信号ＨＡＣＫが出力されていると
き、前記各フリップフロップ１５、１６からの出力に基
づいて図３に示す第０チャネル選択信号または第１チャ
ネル選択信号のいずれか一方を生成する優先処理回路２
０とを備えており、前記ＤＭＡ要求信号ＲＥＱ０＃ある
いはＲＥＱ１＃によって第０チャネルまたは第１チャネ
ルが指定されるとともに、前記マイクロプロセッサ１か
らＤＭＡ許可信号ＨＡＣＫが出力されているとき、第０
チャネル制御信号または第１チャネル選択信号のいずれ
か一方を生成し、これを第０チャネル制御部１３または
第１チャネル制御部１４のうち、対応する方と、クロッ
ク制御部１２とに供給する。
要求信号ＲＥＱ０＃によって第０チャネルが指定される
とき、“１”信号を生成し、前記第０チャネル制御部１
３から転送終了信号が出力されたとき、“１”信号の生
成を停止するフリップフロップ１５と、前記ＤＭＡ要求
信号ＲＥＱ１＃によって第１チャネルが指定されると
き、“１”信号を生成し、前記第１チャネル制御部から
転送終了信号が出力されたとき、“１”信号の生成を停
止するフリップフロップ１６、３つのアンドゲート１
７、１８、１９によって構成され、前記マイクロプロセ
ッサ１からＤＭＡ許可信号ＨＡＣＫが出力されていると
き、前記各フリップフロップ１５、１６からの出力に基
づいて図３に示す第０チャネル選択信号または第１チャ
ネル選択信号のいずれか一方を生成する優先処理回路２
０とを備えており、前記ＤＭＡ要求信号ＲＥＱ０＃ある
いはＲＥＱ１＃によって第０チャネルまたは第１チャネ
ルが指定されるとともに、前記マイクロプロセッサ１か
らＤＭＡ許可信号ＨＡＣＫが出力されているとき、第０
チャネル制御信号または第１チャネル選択信号のいずれ
か一方を生成し、これを第０チャネル制御部１３または
第１チャネル制御部１４のうち、対応する方と、クロッ
ク制御部１２とに供給する。
【００１８】この場合、図３に示す如く、フリップフロ
ップ１５の出力がフリップフロップ１６の出力より優先
されているので、これらの各フリップフロップ１５、１
６から同時に“１”信号が出力されているときには、第
０チャネル選択信号が出力される。
ップ１５の出力がフリップフロップ１６の出力より優先
されているので、これらの各フリップフロップ１５、１
６から同時に“１”信号が出力されているときには、第
０チャネル選択信号が出力される。
【００１９】また、クロック制御部１２は前記優先度処
理回路２０から第０チャネル選択信号が出力されている
とき、外部から供給されるクロック信号ＣＬＫを通過さ
せるアンドゲート２１と、前記優先度処理回路２０から
第１チャネル選択信号が出力されているとき、外部から
供給されるクロック信号ＣＬＫを通過させるアンドゲー
ト２２とを備えており、前記優先度処理回路２０から第
０チャネル選択信号が出力されているときには、外部か
ら供給されるクロック信号ＣＬＫを取り込んで、これを
第０クロック信号として前記第０チャネル制御部１３に
供給し、また前記優先度処理回路２０から第１チャネル
選択信号が出力されているときには、外部から供給され
るクロック信号ＣＬＫを取り込んで、これを第１クロッ
ク信号として前記第１チャネル制御部１４に供給する。
理回路２０から第０チャネル選択信号が出力されている
とき、外部から供給されるクロック信号ＣＬＫを通過さ
せるアンドゲート２１と、前記優先度処理回路２０から
第１チャネル選択信号が出力されているとき、外部から
供給されるクロック信号ＣＬＫを通過させるアンドゲー
ト２２とを備えており、前記優先度処理回路２０から第
０チャネル選択信号が出力されているときには、外部か
ら供給されるクロック信号ＣＬＫを取り込んで、これを
第０クロック信号として前記第０チャネル制御部１３に
供給し、また前記優先度処理回路２０から第１チャネル
選択信号が出力されているときには、外部から供給され
るクロック信号ＣＬＫを取り込んで、これを第１クロッ
ク信号として前記第１チャネル制御部１４に供給する。
【００２０】これによって、前記Ｉ／Ｏ装置４１から第
０チャネルを選択するＤＭＡ要求信号ＲＥＱ０＃が出力
されているときには、図４に示す如くクロック制御部１
２のアンドゲート２１によって外部から供給されている
クロック信号ＣＬＫが取り込まれて、これが第０クロッ
ク信号として前記第０チャネル制御部１３に供給され
る。
０チャネルを選択するＤＭＡ要求信号ＲＥＱ０＃が出力
されているときには、図４に示す如くクロック制御部１
２のアンドゲート２１によって外部から供給されている
クロック信号ＣＬＫが取り込まれて、これが第０クロッ
ク信号として前記第０チャネル制御部１３に供給され
る。
【００２１】第０チャネル制御部１３は第０チャネルの
ＤＭＡ転送動作に必要なレジスタ群２３と、このレジス
タ群２３によって設定された内容でＤＭＡ転送動作を行
なうＤＭＡ回路２４とを備えており、前記転送要求制御
部１１から第０チャネル選択信号が出力されていると
き、前記クロック制御部１２から出力される第０クロッ
ク信号に基づいて前記レジスタ群２３で指定された転送
内容でメモリ装置３からＩ／Ｏ装置４１にデータを転送
させたり、Ｉ／Ｏ装置４１からメモリ装置３にデータを
転送させたりし、この後ＤＭＡ転送動作が終了したと
き、転送終了信号を生成してこれを転送要求制御部１１
のフリップフロップ１５に供給してこれをクリアさせ
る。
ＤＭＡ転送動作に必要なレジスタ群２３と、このレジス
タ群２３によって設定された内容でＤＭＡ転送動作を行
なうＤＭＡ回路２４とを備えており、前記転送要求制御
部１１から第０チャネル選択信号が出力されていると
き、前記クロック制御部１２から出力される第０クロッ
ク信号に基づいて前記レジスタ群２３で指定された転送
内容でメモリ装置３からＩ／Ｏ装置４１にデータを転送
させたり、Ｉ／Ｏ装置４１からメモリ装置３にデータを
転送させたりし、この後ＤＭＡ転送動作が終了したと
き、転送終了信号を生成してこれを転送要求制御部１１
のフリップフロップ１５に供給してこれをクリアさせ
る。
【００２２】前記レジスタ群２３は図５に示す如く転送
対象となるデータの転送アドレスが書き込まれる転送ア
ドレスレジスタ２５と、転送バイト数が書き込まれる転
送バイト数レジスタ２６と、転送モードを示す内容が書
き込まれる転送モードレジスタ２７とを備えている。
対象となるデータの転送アドレスが書き込まれる転送ア
ドレスレジスタ２５と、転送バイト数が書き込まれる転
送バイト数レジスタ２６と、転送モードを示す内容が書
き込まれる転送モードレジスタ２７とを備えている。
【００２３】この場合、転送モードレジスタ２７のＤＩ
Ｒビット（ディレクションビット）２８に“０”がセッ
トされているとき、メモリ装置３からＩ／Ｏ装置４１に
データ転送が行われ、また前記ＤＩＲビット２８に
“１”がセットされているとき、Ｉ／Ｏ装置４１からメ
モリ装置３にデータ転送が行われる。また、前記転送モ
ードレジスタ２７のＳＩＺビット（サイズビット）２９
に“０”がセットされていれば、“１バイト”単位で転
送が行われ、また前記ＳＩＺビット２９に“１”がセッ
トされていれば、“２バイト”単位で転送が行われる。
また、転送モードレジスタ２７のＣＮＴビット（カウン
トビット）３０に“０”がセットされていれば、転送し
たバイト数分（すなわち、前記ＳＩＺビット２９の値が
“０”のときには、“１”、前記ＳＩＺビット２９の値
が“１”のときには、“２”）だけ、前記転送アドレス
レジスタ２５の値を増加させ、また転送モードレジスタ
２７のＣＮＴビット３０に“１”がセットされていれ
ば、転送したバイト数分だけ前記転送アドレスレジスタ
２５の値を減少させる。
Ｒビット（ディレクションビット）２８に“０”がセッ
トされているとき、メモリ装置３からＩ／Ｏ装置４１に
データ転送が行われ、また前記ＤＩＲビット２８に
“１”がセットされているとき、Ｉ／Ｏ装置４１からメ
モリ装置３にデータ転送が行われる。また、前記転送モ
ードレジスタ２７のＳＩＺビット（サイズビット）２９
に“０”がセットされていれば、“１バイト”単位で転
送が行われ、また前記ＳＩＺビット２９に“１”がセッ
トされていれば、“２バイト”単位で転送が行われる。
また、転送モードレジスタ２７のＣＮＴビット（カウン
トビット）３０に“０”がセットされていれば、転送し
たバイト数分（すなわち、前記ＳＩＺビット２９の値が
“０”のときには、“１”、前記ＳＩＺビット２９の値
が“１”のときには、“２”）だけ、前記転送アドレス
レジスタ２５の値を増加させ、また転送モードレジスタ
２７のＣＮＴビット３０に“１”がセットされていれ
ば、転送したバイト数分だけ前記転送アドレスレジスタ
２５の値を減少させる。
【００２４】また、第１チャネル制御部は前記第０チャ
ネル制御部と同様に第１チャネルのＤＭＡ転送動作に必
要なレジスタ群２３と、このレジスタ群２３によって設
定された内容でＤＭＡ転送動作を行なうＤＭＡ回路２４
とを備えており、前記転送要求制御部１１から第１チャ
ネル選択信号が出力されているとき、前記クロック制御
部１２から出力される第１クロック信号に基づいて前記
レジスタ群２３で指定された転送内容でメモリ装置３か
らＩ／Ｏ装置４にデータを転送させたり、Ｉ／Ｏ装置４
からメモリ装置３にデータを転送させたりし、この後Ｄ
ＭＡ転送動作が終了したとき、転送終了信号を生成して
これを転送要求制御部１１のフリップフロップ１６に供
給してこれをクリアさせる。
ネル制御部と同様に第１チャネルのＤＭＡ転送動作に必
要なレジスタ群２３と、このレジスタ群２３によって設
定された内容でＤＭＡ転送動作を行なうＤＭＡ回路２４
とを備えており、前記転送要求制御部１１から第１チャ
ネル選択信号が出力されているとき、前記クロック制御
部１２から出力される第１クロック信号に基づいて前記
レジスタ群２３で指定された転送内容でメモリ装置３か
らＩ／Ｏ装置４にデータを転送させたり、Ｉ／Ｏ装置４
からメモリ装置３にデータを転送させたりし、この後Ｄ
ＭＡ転送動作が終了したとき、転送終了信号を生成して
これを転送要求制御部１１のフリップフロップ１６に供
給してこれをクリアさせる。
【００２５】このように、この実施例においては、Ｉ／
Ｏ装置４１，４２からＤＭＡ要求信号ＲＥＱ０＃および
ＲＥＱ１＃が出力されていないときには、クロック制御
部１２によって第０チャネル制御部１３および第１チャ
ネル制御部１４に対する第０クロック信号および第１ク
ロック信号の出力を停止し、Ｉ／Ｏ装置４１から第０チ
ャネル側のＤＭＡ転送を要求するＤＭＡ要求信号ＲＥＱ
０＃が出力されたときには、前記クロック制御部１２に
よって第０チャネル制御部１３にのみ第０クロック信号
を供給してこれを動作させ、またＩ／Ｏ装置４２から第
１チャネル側のＤＭＡ転送を要求するＤＭＡ要求信号Ｒ
ＥＱ１＃が出力されたときには、前記クロック制御部１
２によって第１チャネル制御部１４にのみ第１クロック
信号を供給してこれを動作させるようにしたので、次に
述べる効果を得ることができる。
Ｏ装置４１，４２からＤＭＡ要求信号ＲＥＱ０＃および
ＲＥＱ１＃が出力されていないときには、クロック制御
部１２によって第０チャネル制御部１３および第１チャ
ネル制御部１４に対する第０クロック信号および第１ク
ロック信号の出力を停止し、Ｉ／Ｏ装置４１から第０チ
ャネル側のＤＭＡ転送を要求するＤＭＡ要求信号ＲＥＱ
０＃が出力されたときには、前記クロック制御部１２に
よって第０チャネル制御部１３にのみ第０クロック信号
を供給してこれを動作させ、またＩ／Ｏ装置４２から第
１チャネル側のＤＭＡ転送を要求するＤＭＡ要求信号Ｒ
ＥＱ１＃が出力されたときには、前記クロック制御部１
２によって第１チャネル制御部１４にのみ第１クロック
信号を供給してこれを動作させるようにしたので、次に
述べる効果を得ることができる。
【００２６】すなわち、第０チャネル制御部１３、第１
チャネル制御部１４の１つが転送動作を行なっている場
合のクロック信号の切り換わりに起因する消費電力を
“ＰCLK ”とし、それ以外の消費電力を“ＰEX”とする
と、従来のＤＭＡ装置では、第０チャネル制御部および
第１チャネル制御部の双方を連続して動作させているこ
とから、データ転送時の消費電力が“２ＰCLK ＋ＰEX”
となるが、本発明によるＤＭＡ装置２では、第０チャネ
ル制御部１３または第１チャネル制御部１４のいずれか
一方にのみクロック信号を供給してデータ転送を行なわ
せるようにしているので、第０チャネル制御部１３の消
費電力と、第１チャネル制御部１４の消費電力との和を
“ＰCLK ＋ＰEX”にすることができる。
チャネル制御部１４の１つが転送動作を行なっている場
合のクロック信号の切り換わりに起因する消費電力を
“ＰCLK ”とし、それ以外の消費電力を“ＰEX”とする
と、従来のＤＭＡ装置では、第０チャネル制御部および
第１チャネル制御部の双方を連続して動作させているこ
とから、データ転送時の消費電力が“２ＰCLK ＋ＰEX”
となるが、本発明によるＤＭＡ装置２では、第０チャネ
ル制御部１３または第１チャネル制御部１４のいずれか
一方にのみクロック信号を供給してデータ転送を行なわ
せるようにしているので、第０チャネル制御部１３の消
費電力と、第１チャネル制御部１４の消費電力との和を
“ＰCLK ＋ＰEX”にすることができる。
【００２７】これによって、一般的には“ＰCLK ”と
“ＰEX”とがほぼ等しいと考えて“ＰCLK ＝ＰEX”であ
ると仮定すれば、この実施例で示すＤＭＡ装置２では、
装置全体の消費電力を従来の“２／３”にすることがで
きる。
“ＰEX”とがほぼ等しいと考えて“ＰCLK ＝ＰEX”であ
ると仮定すれば、この実施例で示すＤＭＡ装置２では、
装置全体の消費電力を従来の“２／３”にすることがで
きる。
【００２８】この結果、ＤＭＡ装置２を構成するチップ
の最大消費電力を小さくして発熱量を小さくすることが
できるとともに、パッケージの選定や冷却装置の簡素化
が可能となって、コストを低減させることができる。
の最大消費電力を小さくして発熱量を小さくすることが
できるとともに、パッケージの選定や冷却装置の簡素化
が可能となって、コストを低減させることができる。
【００２９】また、従来のＤＭＡ装置では、転送動作を
行なわないときでも、２つのチャネル制御部にクロック
信号を供給しているが、この実施例で示すＤＭＡ装置２
では、転送動作を行なわないとき、第０チャネル制御部
１３および第１チャネル制御部１４に対して第０クロッ
ク信号、第１クロック信号を供給しないようにしている
ので、平均消費電力をさらに小さくすることができる。
行なわないときでも、２つのチャネル制御部にクロック
信号を供給しているが、この実施例で示すＤＭＡ装置２
では、転送動作を行なわないとき、第０チャネル制御部
１３および第１チャネル制御部１４に対して第０クロッ
ク信号、第１クロック信号を供給しないようにしている
ので、平均消費電力をさらに小さくすることができる。
【００３０】また、上述した実施例においては、第０チ
ャネル制御部１３および第１チャネル制御部１４を有す
るＤＭＡ装置２を例にとって本発明を説明したが、チャ
ネル制御部の数が“Ｎ”であるＤＭＡ装置では、従来の
ものに比べて、データ転送時の消費電力を“２／（Ｎ＋
１）”にすることができ、これによってチャネル数の多
いＤＭＡ装置ほど、本発明による効果を大きくすること
ができる。
ャネル制御部１３および第１チャネル制御部１４を有す
るＤＭＡ装置２を例にとって本発明を説明したが、チャ
ネル制御部の数が“Ｎ”であるＤＭＡ装置では、従来の
ものに比べて、データ転送時の消費電力を“２／（Ｎ＋
１）”にすることができ、これによってチャネル数の多
いＤＭＡ装置ほど、本発明による効果を大きくすること
ができる。
【００３１】
【発明の効果】以上説明したように本発明によれば、特
定の命令に依存することなく、装置内部の動作状態に応
じてきめ細かくクロック供給を制御して消費電力を低減
させることができる。
定の命令に依存することなく、装置内部の動作状態に応
じてきめ細かくクロック供給を制御して消費電力を低減
させることができる。
【図１】本発明によるデータ処理装置の一実施例である
ＤＭＡ装置を使用したマイクロプロセッサシステムの一
例を示すブロック図である。
ＤＭＡ装置を使用したマイクロプロセッサシステムの一
例を示すブロック図である。
【図２】図１に示すＤＭＡ装置の詳細な回路構成例を示
すブロック図である。
すブロック図である。
【図３】図２に示す優先処理回路の動作例を示す表図で
ある。
ある。
【図４】図２に示すクロック制御部の動作例を示すタイ
ミング図である。
ミング図である。
【図５】図２に示す第０チャネル制御部のレジスタ群の
詳細な構成例を示す模式図である。
詳細な構成例を示す模式図である。
１ マイクロプロセッサ ２ ＤＭＡ装置 ３ メモリ装置 ４ Ｉ／Ｏ装置 ５ アドレスバス ６ データバス ７ コントロールバス １０ ＤＭＡ制御部 １１ 転送要求制御部 １２ クロック制御部 １３ 第０チャネル制御部 １４ 第１チャネル制御部 ２１、２２ アンドゲート
Claims (5)
- 【請求項１】 動作する期間と動作しない期間を有する
少なくとも１個の機能ブロックと、 制御信号が機能ブロックを動作させる制御信号であると
き、前記制御信号によって指定された機能ブロックにク
ロック信号を供給してこれを動作させ、また前記制御信
号が機能ブロックの動作を停止させる制御信号であると
き、前記制御信号によって指定された機能ブロックに対
するクロック信号の供給を停止するクロック制御部と、 を備えたことを特徴とするデータ処理装置。 - 【請求項２】 外部から入力される信号に基づいて前記
機能ブロックを動作させる制御信号また前記機能ブロッ
クの動作を停止させる制御信号を生成する制御信号生成
部を備えた請求項１記載のデータ処理装置。 - 【請求項３】 前記機能ブロックは動作が終了したと
き、この機能ブロックから動作終了を示す信号を出力さ
せて、前記制御ブロック部の制御信号出力動作を停止さ
せる請求項２記載のデータ処理装置。 - 【請求項４】 前記制御ブロック部は複数の機能ブロッ
クのうち、１つを排他的に選択して動作させる制御信号
を生成する請求項２または３記載のデータ処理装置。 - 【請求項５】 前記機能ブロックはデータ転送を制する
チャネル制御ブロックであり、前記制御信号はデータ転
送を行なうチャネル制御ブロックを選択するチャネル選
択信号であり、前記動作終了信号がデータ転送動作の終
了を示す転送終了信号である請求項３または４記載のデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230753A JPH0683756A (ja) | 1992-08-31 | 1992-08-31 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230753A JPH0683756A (ja) | 1992-08-31 | 1992-08-31 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683756A true JPH0683756A (ja) | 1994-03-25 |
Family
ID=16912743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4230753A Pending JPH0683756A (ja) | 1992-08-31 | 1992-08-31 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683756A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6073244A (en) * | 1997-12-24 | 2000-06-06 | Mitsubishi Denki Kabushiki Kaisha | Power-saving clock control apparatus and method |
| US6163851A (en) * | 1997-11-05 | 2000-12-19 | Mitsubishi Electric System Lsi Design Corporation | Data processor |
| US6342795B1 (en) | 1999-06-02 | 2002-01-29 | Alps Electric Co., Ltd. | Control circuit having clock control unit |
-
1992
- 1992-08-31 JP JP4230753A patent/JPH0683756A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163851A (en) * | 1997-11-05 | 2000-12-19 | Mitsubishi Electric System Lsi Design Corporation | Data processor |
| US6073244A (en) * | 1997-12-24 | 2000-06-06 | Mitsubishi Denki Kabushiki Kaisha | Power-saving clock control apparatus and method |
| US6342795B1 (en) | 1999-06-02 | 2002-01-29 | Alps Electric Co., Ltd. | Control circuit having clock control unit |
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