KR20030079530A - 디지털 티브이 디코더의 인터페이스 장치 - Google Patents

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Abstract

본 발명은 다양한 시스템 버스와 마이크로 프로세서와의 인터페이스가 하나의 장치로 모두 가능한 디지털 티브이 디코더의 인터페이스 장치에 관한 것으로, 외부의 호스트 프로세서와 연결되어 인터페이스 처리하는 호스트 인터페이스부와, 외부의 PCI 버스와 연결되어 인터페이스 처리하는 PCI 인터페이스부와, 상기 호스트 인터페이스부 및 상기 PCI 인터페이스부와 각각 연결되어 외부의 메모리와의 데이터의 리드/라이트 동작을 하는 인터페이스 제너레이션부와, 상기 외부의 PCI 버스가 상기 인터페이스 제너레이션부로 인가되는 동작을 조정하는 중재 PCI 인터페이스부와, 상기 호스트 인터페이스부가 상기 인터페이스 제너레이션부로 인가되는 동작을 조정하는 중재 호스트 인터페이스부와, 상기 PCI 인터페이스부, 상기 호스트 인터페이스부, 상기 중재 PCI 인터페이스부를 통해 상기 인터페이스 제너레이션부로 인가되는 데이터를 일시적으로 저장하는 레지스터 영역을 포함하여 이루어짐을 특징으로 한다.

Description

디지털 티브이 디코더의 인터페이스 장치{Device for Interfacing Digital TV decoder}
본 발명은 디지털 티브이에 관한 것으로 특히, 다양한 시스템 버스와 마이크로 프로세서와의 인터페이스가 하나의 장치로 모두 가능한 디지털 티브이 디코더의 인터페이스 장치에 관한 것이다.
일반적으로 버스는 그 성격을 같이하는 신호선들의 모임으로서, 예컨대 컴퓨터에는 데이터 버스(data bus)나 어드레스 버스(address bus) 그리고 컨트롤 버스(control bus) 등이 있는데, 주소 전달을 위한 주소선들의 모임을 어드레스 버스, 데이터 전송선들의 모임을 데이터 버스, 그리고 제어를 위한 선들의 모임을 컨트롤 버스라 칭한다.
이 밖에도 제조된 회사별로 버스를 구분하기도 하는데 예를 들어, 썬 마이크로 시스템사에서 개발한 워크 스테이션에는 S버스, M버스, VME 버스 등을 사용하며, 초기의 IBM PC에는 ISA(Industry Standard Architecture) 버스를, 컴팩에서는 상기 ISA를 보다 향상시킨 컴팩의 EISA(Extended ISA) 버스를 개발하여 사용하고 있으며, 최근 IBM PC에서는 워크 스테이션처럼 자동으로 장치를 점검하여 동작 상황을 설정하여 주는 기능을 가진 PCI(Peripheral Component Interconnect) 버스를 개발하였다.
이 중 PCI 버스 구조는 IBM PC에서만 사용 가능한 것이 아니다. 타 신호체계를 지원하는 주변 장치와도 인터페이스 장치를 사용하여 PCI 버스 적용이 가능하다.
한편, 사용자 어플리케이션인 ASIC(Application Specific IC)은 외부 호스트(host)와의 인터페이스가 요구되는 복수개의 로직을 갖고 있는 데, 어느 한 로직만의 인터페이스 장치가 ASIC 내부에 있을 경우는 외부 호스트와 타 로직들과의 인터페이스를 위해 부가적인 인터페이스 블록이 더 필요하다.
이하, 첨부된 도면을 참조하여 종래 디지털 TV 디코더의 인터페이스 방법을 설명하면 다음과 같다.
현재 개발되었거나 개발되고 있는 디지털 티브이용 ASIC에는 트랜스포트 디먹스(Transport Demux)/오디오 디코더(Audio Decoder)/비디오 디코더(Video Decoder) 등의 디코더부가 내장되어 있는데, 외부의 호스트와 상기 각 블록을 인터페이스하기 위한 그들 나름대로의 로직을 채용하고 있다.
예를 들어, PCI 버스 인터페이스, ISA 버스 인터페이스를 가지고 있거나 일반적인 호스트 인터페이스(Host Interface)를 가지고 있다. 그러나, 어느 한 가지 방식을 취하는 인터페이스 장치를 가지고 있는 경우는 ASIC을 채용할 시스템이 어떤 사양을 가지고 있는가에 따라서 부가적인 인터페이스 로직이 요구되어질 수가 있다.
즉, ASIC이 PCI 버스만을 지원하고, 상기 ASIC을 사용할 시스템에서 PCI 버스를 안 쓸 경우에는 외부에서 PCI 버스 신호들을 상기 시스템에 맞는 신호들로 바꾸어주는 부가적인 인터페이스 칩이나 로직이 필요하게 된다. 반대의 경우도 마찬가지로, ASIC에서 PCI 버스를 지원하지 않으나 시스템에서는 반드시 PCI 버스를 사용해야 하는 경우에도 외부에서 상기 PCI 버스를 ASIC이 요구하는 신호체계로 바꾸어줄 부가적인 인터페이스 로직이 필요하게 된다.
최근의 디지털 티브이(Digital TV) 분야에서 주목되고 있는 PVR(Personal Video Recorder)의 경우, 데이터 저장을 위해 PCI 버스 방식을 지원하는 하드디스크 드라이브(HDD : Hard Disk Drive)를 사용하는 것이 필수적인데, 이런 시스템의 경우 한 가지 버스 인터페이스만을 지원하게 되므로, 외부에서 인가되는 신호를 인식하기 위해 부가적인 로직이 더 요구된다.
그러나, 상기와 같은 종래 디지털 TV 디코더의 인터페이스 장치는 다음과 같은 문제점이 있다.
디지털 티브이 디코더와 같은 ASIC은 주변 장치와의 연결시 인터페이스 장치를 갖고 있는 데, 상기 인터페이스 장치가 어느 한 가지 버스나 시스템을 지원하는 경우, 상기 지원하는 시스템 외에 다른 시스템을 취하는 주변 장치(예를 들어, 사양이 다른 마이크로 프로세서)와의 연결을 꾀한다면, 이 때는 이러한 다른 시스템을 취하는 주변 장치와의 인터페이스 로직이 부가적으로 요구된다.
특히, 현재 개발된 디지털 티브이용 디코더의 인터페이스 장치는 PCI 버스나, ISA 버스와 같이, 일반적인 버스 방식의 인터페이스만을 가지고 있는 경우가 대부분이다. 따라서, 상기 일반적인 버스 방식을 취하지 않는 시스템을 인터페이스할 때는 이에 대한 인터페이스 로직이 더 장착되어, 인터페이스에 요구되는 회로 부분이 커짐으로써 집적도에 한계가 있다.
결국, 어느 한 가지 버스 인터페이스만을 지원하게 되면 세트를 만드는 입장에서 부가적인 로직 혹은 부가적인 칩들을 써야 하는 경우가 많이 생기게 되어 가격 경쟁력을 잃을 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 다양한 시스템 버스와 마이크로 프로세서와의 인터페이스가 하나의 장치로 모두 가능한 디지털 티브이 디코더의 인터페이스 장치를 제공하는 데, 그 목적이 있다.
도 1은 본 발명의 디지털 티브이 디코더의 인터페이스 장치를 나타낸 블록도
도 2, 도 3, 도 4는 본 발명의 디지털 티브이 디코더의 인터페이스 장치를 적용한 PVR의 인터페이스 방식을 나타낸 모형도
도면의 주요 부분에 대한 부호 설명
101 : PCI 인터페이스부 102 : 호스트 인터페이스부
103 : 인터페이스 제너레이션부 104 : 제 1 FIFO 영역
105 : 중재 PCI 인터페이스부 106 : 제 2 FIFO 영역
107 : 레지스터 영역 108 : 제 3 FIFO 영역
109 : 중재 호스트 인터페이스부
21, 31, 41 : PCI 인터페이스부 22, 32, 42 : 호스트 인터페이스부
23, 33, 43 : 인터페이스 제너레이션부
상기와 같은 목적을 달성하기 위한 본 발명의 디지털 티브이 디코더의 인터페이스 장치는 외부의 호스트 프로세서와 연결되어 인터페이스 처리하는 호스트 인터페이스부와, 외부의 PCI 버스와 연결되어 인터페이스 처리하는 PCI 인터페이스부와, 상기 호스트 인터페이스부 및 상기 PCI 인터페이스부와 각각 연결되어 외부의 메모리와의 데이터의 리드/라이트 동작을 하는 인터페이스 제너레이션부와, 상기 외부의 PCI 버스가 상기 인터페이스 제너레이션부로 인가되는 동작을 조정하는 중재 PCI 인터페이스부와, 상기 호스트 인터페이스부가 상기 인터페이스 제너레이션부로 인가되는 동작을 조정하는 중재 호스트 인터페이스부와, 상기 PCI 인터페이스부, 상기 호스트 인터페이스부, 상기 중재 PCI 인터페이스부를 통해 상기 인터페이스 제너레이션부로 인가되는 데이터를 일시적으로 저장하는 레지스터 영역을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 디지털 티브이 디코더의 인터페이스 장치를 상세히 설명하면 다음과 같다.
본 발명의 디지털 티브이 디코더의 인터페이스 장치는, 트랜스포트 디먹스(TP Demux)/오디오 디코더(Audio Decoder)/비디오 디코더(Video Decoder)와 같은 디지털 TV 디코더에 있어서, 외부에 구성되는 일반적인 호스트 인터페이스(Host Bus Interface)와 PCI 버스와의 인터페이스를 모두 가능하게 하는인터페이스 장치에 관한 것이다.
도 1은 본 발명의 디지털 티브이 디코더의 인터페이스 장치를 나타낸 블록도이다.
도 1과 같이, 본 발명의 디지털 티브이 디코더의 인터페이스 장치는 외부의 PCI 버스와 연결되어 인터페이스 처리하는 PCI 인터페이스부(101)와, 외부의 호스트 프로세서와 연결되어 인터페이스 처리하는 호스트 인터페이스부(102)와, 상기 PCI 인터페이스부(101) 및 상기 호스트 인터페이스부(102)와 각각 연결되어 데이터의 리드/라이트 동작을 하는 인터페이스 제너레이션부(103)와, 상기 외부의 PCI 버스가 상기 인터페이스 제너레이션부(103)로 인가되는 시점을 조정하는 중재 PCI 인터페이스부(105)와, 상기 호스트 인터페이스부(102)가 상기 인터페이스 제너레이션부(103)로 인가되는 시점을 조정하는 중재 호스트 인터페이스부(109)와, 상기 인터페이스 제너레이션부(103)에 의해 제어되어 상기 데이터를 저장하는 레지스터 영역(107)을 포함하여 이루어짐을 특징으로 한다.
이 때, 상기 PCI 인터페이스(101), 상기 중재 PCI 인터페이스(105), 상기 호스트 인터페이스(102)는 각각의 구성부에 입출력되는 데이터를 저장하는 제 1, 제 2, 제 3 FIFO(First In First Out) 영역(104, 106, 108)을 구비하고 있다. 이러한 제 1, 제 2, 제 3 FIFO 영역(104, 106, 108)들은 데이터를 저장하는 일종의 레지스터로 기능한다. 또한, 상기 제 1, 제 2, 제 3 FIFO 영역은 데이터 교환이 일어나는 구성부간의 클럭수 차이를 조정하고, 버스트 방식의 데이터 교환을 지원한다.
도 1에 도시된 디지털 티브이 디코더의 인터페이스 장치는 디지털 티브이 디코더 외부의 PCI 버스와 마이크로 프로세서에 각각 PCI 인터페이스부(101), 호스트 인터페이스부(102)가 연결되며, 상기 PCI 인터페이스부(101) 및 상기 호스트 인터페이스부(102)를 공통적으로 제어하도록 인터페이스 제너레이션이 각 인터페이스부에 제어 신호를 인가하고, 데이터를 교환한다.
이하, 상기 디지털 티브이 디코더의 인터페이스 장치의 각 구성부 기능을 살펴본다.
먼저, 상기 PCI 인터페이스부(101)는 외부의 PCI 버스와 연결되어 인터페이스가 이뤄지는 영역으로서, PCI 버스의 타겟(Target 또는 Slave) 모드로 동작할 수 있으며, 또한, PCI 버스의 마스터(Master) 모드로도 동작할 수 있다.
또한, 상기 PCI 인터페이스부(101)는 간단한 브리지(bridge) 역할도 할 수 있는 기능들이 포함되어 있다.
상기 PCI 인터페이스부(101)는 상기 PCI 인터페이스부(101)에서 출력되는 데이터 또는 상기 PCI 인터페이스부(101)로 입력되는 데이터를 저장하는 제 1 FIFO(104) 영역을 구비한다. 제 1 FIFO 영역(104) 중 W_FIFO는 상기 인터페이스 제너레이션부(103)의 데이터가 PCI 버스로 쓰여질 때 데이터를 저장하는 FIFO이며, R_FIFO는 인터페이스 제너레이션부(103)에 있는 데이터를 상기 PCI 버스에서 읽어들일 때 데이터가 저장되는 FIFO이다.
상기 호스트 인터페이스부(102)는 일반적인 마이크로 프로세서와 연결되어 호스트 인터페이스(Host Interface)를 처리해주는 영역으로, 실제 디지털 티브이의 디코더와 핀 연결이 이루어지는 외부 마이크로 프로세서의 인터페이스 블록이다.
주로 사용하는 외부 마이크로 프로세서로는 모토롤라 68계열의 프로세서, 삼성-ARM 프로세서, IBM 파워 PC 계열의 프로세서, 미쯔비시 마이크로 프로세서(M306V2) 등이 있다.
상기 호스트 인터페이스부(102)와 연결되어 있는 제 1 FIFO 영역(108) 중 W_FIFO는 외부 메모리에 쓰기 동작을 할 때, 데이터가 저장되는 FIFO이고, R_FIFO는 외부 메모리로부터 읽기 동작을 할 때, 데이터가 저장되는 FIFO이다. 이러한 FIFO는 일종의 레지스터라고 할 수 있다.
상기 인터페이스 제너레이션부(103)는 레지스터들이나 외부 메모리 인터페이스를 접근하는데 필요한 내부 제어 신호들을 만들고, 상기 PCI 인터페이스부(101)와 호스트 인터페이스부(102)간의 인터페이스 신호들을 만든다.
상기 중재 PCI 인터페이스부(105)는 외부의 PCI 버스로부터 상기 PCI 인터페이스에 신호가 인가되는 동작을 조정하며(인가되는 시점을 제어하고, 복수개의 PCI 버스 중 소정 버스를 선택하여), 외부의 PCI 버스가 상기 인터페이스 제너레이션부(103)로 적절하게 인가되도록 한다. 여기에도 상기 중재 PCI 인터페이스부(105)는 상기 인터페이스 제너레이션부(103)와의 교환이 일어나는 데이터를 저장할 제 2 FIFO 영역(106)이 요구된다.
상기 중재 호스트 인터페이스부(109)는 외부의 마이크로 프로세서로(호스트 프로세서)부터 상기 호스트 인터페이스부(102)로 신호가 인가되는 시점을 조정하는 기능을 한다.
상기 레지스터 영역(107)은, 인터페이스 제너레이션부(103)에서 만들어 주는내부 제어 신호들에 의해 제어되어 인가되는 외부 PCI 버스의 신호와 마이크로 프로세서의 신호들을 외부의 메모리와의 리드(read)/라이트(write) 동작을 하기 전 일시 저장하는 레지스터들을 복수개 구비한다.
상기 각 구성부의 속도를 살펴본다.
먼저, PCI 인터페이스부(101)는 33MHz이며, 호스트 인터페이스부(102)는 마이크로 프로세서의 기종에 따라 다른데, 대개 33MHz 내지 66MHz 이다.
중재 영역들인 상기 중재 PCI 인터페이스부(105)와 중재 호스트 인터페이스부(109)는 가장 빠른 108MHz이다.
본 발명의 디지털 티브이 디코더의 인터페이스 장치 중 전체적인 인터페이스를 제어하는 인터페이스 제너레이션부(103)는 54MHz이다. 또한, 상기 인터페이스 제너레이션부(103)와 서브 인터페이스되는 레지스터 영역(107)도 54MHz이다.
제 1, 제 2, 제 3 FIFO 영역(104, 106, 108)에서는 각 블록들간의 데이터들이 이동될 때, 데이터의 일시적인 저장을 하고 내보내는 역할을 하며, 이 때 속도차를 조절하여 준다.
도 1의 각 FIFO 영역(104, 106, 108)에서 W_FIFO와 R_FIFO가 필요한 이유는 우선 두 개의 서로 다른 제어기간의 클럭이 다른 이유도 있지만, 데이터를 처리하는데 있어서 버스트(Burst) 방식을 지원하기 위함이다.
도 2, 도 3, 도 4는 본 발명의 디지털 티브이 디코더의 인터페이스 장치를 적용한 PVR(Personal Video Recorder)의 인터페이스 방식을 나타낸 모형도이다.
이와 같은 구분은 호스트 프로세서로 사용되는 마이크로 프로세서의 종류에따라 정해진다.
이 때, PVR에서의 데이터 저장은 하드디스크 드라이브(HDD : Hard Disk drive)로 한다고 가정을 한다.
여기서의 ASIC 표시부는 본 발명의 디지털 티브이용 디코더부의 인터페이스 장치가 내장되어 있는 어플리케이션으로, 하단 왼쪽에는 외부의 PCI 버스와 연결되어지는 PCI 인터페이스부(21, 31, 41)가 있고, 하단 오른쪽에는 외부의 마이크로 프로세서와 연결되는 호스트 인터페이스부(22, 32, 42)가 있다. 또한, ASIC 표시부의 중앙에는 상기 PCI 인터페이스부(21, 31, 41)와 호스트 인터페이스부(22, 32, 42)를 공통적으로 제어하는 인터페이스 제너레이션부(23, 33, 43)가 위치한다.
도 2는 외부 마이크로 프로세서가 PCI 버스 방식을 지원할 경우를 나타낸 시스템 모형도이다.
도 2와 같이, 외부의 마이크로 프로세서가 PCI 버스 방식을 지원할 때는, PCI 버스만을 사용하여 ASIC(디지털 티브이용 어플리케이션-여기서는 본 발명의 디지털 티브이 디코더부의 인터페이스 장치를 구비한 어플리케이션)을 제어할 수 있고, 상기 하드디스크 드라이브(HDD)도 PCI 버스에 연결되어 있을 수 있다.
이 때, 상기 PCI 버스는 ASIC 내부의 PCI 인터페이스부(21)와 연결되어 있고, 또한, 호스트 인터페이스부(22)는 별도의 연결이 없는 상태이다.
이와 같은 시스템에서는 외부의 마이크로 프로세서가 PCI 버스 인터페이스를 내장하고 있는 경우로서 성능이 뛰어나고 고가격대의 프로세서를 취할 경우이다.
도 3은 외부 마이크로 프로세서가 PCI 버스 방식을 지원하지 않을 경우를 나타낸 시스템 모형도이다.
도 3과 같이, 외부에 사용하는 마이크로 프로세서를 PCI 버스를 지원하지 않는 가격이 낮은 것을 사용할 때, 본 발명의 디지털 티브이 디코더의 인터페이스 장치 중 PCI 인터페이스부(31)가 연결되어 있지 않게 되고, 단지 호스트 인터페이스부(32)만이 외부의 마이크로 프로세서와 연결되는 형상을 취한다.
이 때, 하드디스크 드라이브(HDD)는 PCI 버스와 연결되어 있지 않으므로, 상기 외부의 마이크로 프로세서에 의해서만 제어된다.
도 3에 제시된 인터페이스의 장점은 가격이 싼 마이크로 프로세서를 사용할 수 있다는 것이고, 단점으로는 가격이 싼 마이크로 프로세서를 사용하는 대신에 하드디스크 드라이브(HDD)를 제어하기 위해 부가적인 로직이 필요할 수 있다는 점이다.
도 4는 도 3의 단점을 보완하기 위해 외부 마이크로 프로세서가 PCI 버스 방식을 지원하지 않을 경우, 외부의 마이크로 프로세서는 호스트 인터페이스부(42)와 연결되며 하드디스크 드라이브는 PCI 인터페이스부(41)와 연결시킨 구조의 시스템을 나타낸 모형도이다.
도 4에 도시된 시스템에서는, PCI 버스를 지원하지 않는 마이크로 프로세서를 외부에 연결되는 마이크로 프로세서로 할 때, 별도로 본 발명의 디지털 티브이 디코더의 인터페이스 장치에 구성되어 있는 PCI 인터페이스부(41)에 상기 하드디스크 드라이브(HDD)를 연결시켜, 인터페이스를 꾀하고 있다.
도 4에서는, 마이크로 프로세서가 PCI 버스를 지원하지 않는 가격이 싼 제품을 사용할 때 하드디스크 드라이브(HDD)와의 인터페이스를 본 발명의 디지털 티브이 디코더의 인터페이스 장치 내에 있는 PCI 인터페이스부(41)를 이용하여 해결하는 방법을 보여준 것이다.
이 경우에는 PCI 버스의 기능 중 간단한 서로 접속 방식이 다른 시스템간의 연결을 위해서 신호를 전환하는 기능인 브리지(bridge) 기능을 이용하여 손쉽게 하드디스크 드라이브(HDD)를 제어하도록 하는 것이다.
즉, 본 발명의 디지털 티브이 디코더의 인터페이스 장치와 같이, PCI 버스와 일반적인 마이크로 프로세서와의 인터페이스를 모두 구현하게 되면 어떠한 형태의 시스템에 대해서도 인터페이스가 가능할 수 있게 되는 것이다.
이러한 디지털 티브이 디코더의 인터페이스 장치를 구비한 어플리케이션은 사용자가 임의로 설정 또는 배치하는 것으로, 필요에 의해 구성 요소 일부의 추가 삭제가 이루어질 수 있다. 또한, 디지털 티브이뿐만 아니라, 여러 가지 프로세서와의 인터페이스 장치로도 응용이 가능하다.
상기와 같은 본 발명의 디지털 티브이 디코더의 인터페이스 장치는 다음과 같은 효과가 있다.
디지털 티브이용 트랜스포트 디먹스/오디오/비디오 디코더가 세트에서 사용하는 다양한 시스템 버스(System Bus)와 마이크로 프로세서와의 인터페이스를 제공함으로써 세트를 만드는 데 있어서 발생하는 부가 로직을 최소화시킬 수 있어 집적도를 높일 수 있다.
즉, 본 발명은 디지털 티브이용 세트를 만들 때에 시스템 버스의 자유도를 높여줄 수 있고, 다양한 스펙을 충족시킬 수가 있어서 신속히 사용자 요구에 대응할 수 있으며, 외부 마이크로 프로세서와의 연결시에 다른 부가적인 회로를 최소화시킴으로써 원가의 절감효과 및 가격 경쟁력을 높일 수 있다.

Claims (3)

  1. 외부의 호스트 프로세서와 연결되어 인터페이스 처리하는 호스트 인터페이스부;
    외부의 PCI 버스와 연결되어 인터페이스 처리하는 PCI 인터페이스부;
    상기 호스트 인터페이스부 및 상기 PCI 인터페이스부와 각각 연결되어 외부의 메모리와의 데이터의 리드/라이트 동작을 하는 인터페이스 제너레이션부;
    상기 외부의 PCI 버스가 상기 인터페이스 제너레이션부로 인가되는 동작을 조정하는 중재 PCI 인터페이스부;
    상기 호스트 인터페이스부가 상기 인터페이스 제너레이션부로 인가되는 동작을 조정하는 중재 호스트 인터페이스부;
    상기 PCI 인터페이스부, 상기 호스트 인터페이스부, 상기 중재 PCI 인터페이스부를 통해 상기 인터페이스 제너레이션부로 인가되는 데이터를 일시적으로 저장하는 레지스터 영역을 포함하여 이루어짐을 특징으로 하는 디지털 티브이 디코더의 인터페이스 장치.
  2. 제 1항에 있어서, 상기 PCI 인터페이스부, 상기 호스트 인터페이스부, 상기 중재 PCI 인터페이스부는 모두 리드/라이트 동작시 교환이 일어나는 데이터를 저장하는 FIFO 영역을 구비함을 특징으로 하는 디지털 티브이 디코더의 인터페이스 장치.
  3. 제 2항에 있어서, 상기 FIFO 영역은 버스트 방식의 데이터 교환 방식을 취함을 특징으로 하는 디지털 티브이 디코더의 인터페이스 장치.
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KR101106468B1 (ko) * 2010-01-20 2012-01-20 주식회사 코아로직 프로세스 간의 데이터 전송방법, 그 데이터 전송방법을 위한 코프로세서 및 그 코프로세서를 포함한 전기전자 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101106468B1 (ko) * 2010-01-20 2012-01-20 주식회사 코아로직 프로세스 간의 데이터 전송방법, 그 데이터 전송방법을 위한 코프로세서 및 그 코프로세서를 포함한 전기전자 장치

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