JPS63195717A - クロツク切換回路 - Google Patents
クロツク切換回路Info
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- JPS63195717A JPS63195717A JP62028514A JP2851487A JPS63195717A JP S63195717 A JPS63195717 A JP S63195717A JP 62028514 A JP62028514 A JP 62028514A JP 2851487 A JP2851487 A JP 2851487A JP S63195717 A JPS63195717 A JP S63195717A
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- 230000010355 oscillation Effects 0.000 claims description 56
- 238000010586 diagram Methods 0.000 description 9
- 230000007704 transition Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、周波数の異なる複数のクロックで動作スるマ
イクロコンピュータ等で用いられるクロック切換回路に
関する。
イクロコンピュータ等で用いられるクロック切換回路に
関する。
クロック切換回路の必要性は速度の異なる複数のモード
で動作できるようにマイクロコンピュータを設計してお
き、アプリケージ、ンに応じてこれらのモードを選択的
に使いわけることによって高速処理、低消費電力処理を
実現するためであシ、とくに低電圧時においては、低速
動作が必要不可欠になっている。このため、マイクロコ
ンビ、−タは高速発振回路と低速発振回路とを有してい
る。
で動作できるようにマイクロコンピュータを設計してお
き、アプリケージ、ンに応じてこれらのモードを選択的
に使いわけることによって高速処理、低消費電力処理を
実現するためであシ、とくに低電圧時においては、低速
動作が必要不可欠になっている。このため、マイクロコ
ンビ、−タは高速発振回路と低速発振回路とを有してい
る。
第４図は、従来使用されている複数のＣＰＵクロックを
選択する場合のＣＰＵクロック切換回路の一例である。
選択する場合のＣＰＵクロック切換回路の一例である。
高速発振回路１０と低速発振回路１１は第１の選択回路
１４に接続され、ここで選択された方が第１の分周回路
１２および第２の選択回路１３に入力される。第２の選
択回路１３は中央処理装置１５からの指令によってセッ
トされる第１の選択フラグ１６の状態に応じて第１の選
択回路１４の出力と第１の分周回路１２の出力とのいず
れか一方を第２の分周回路１８に入力する。
１４に接続され、ここで選択された方が第１の分周回路
１２および第２の選択回路１３に入力される。第２の選
択回路１３は中央処理装置１５からの指令によってセッ
トされる第１の選択フラグ１６の状態に応じて第１の選
択回路１４の出力と第１の分周回路１２の出力とのいず
れか一方を第２の分周回路１８に入力する。
第２の分周回路１８の出力がＣＰＵクロックとして中央
処理装置（ＣＰＵ）１５に印加される。第１の選択回路
１４はＣＰＵ１５の指令によってセットされる第２の選
択フラグ１７の状態によって選択条件を決定する。
処理装置（ＣＰＵ）１５に印加される。第１の選択回路
１４はＣＰＵ１５の指令によってセットされる第２の選
択フラグ１７の状態によって選択条件を決定する。
高速発振回路ｌＯは、高速動作を実現するための高周波
数発振回路であり、高周波クロック３０（以下、高周波
＝ｉＦＸとする）を出力する。ここでは４ Ｍ Ｈｚ発
振子を接続している。低速発振回路１１は、低速動作を
実現するための低周波発振回路で、低周波数クロック３
１（以下、低周波をＦ Ｘ Ｔとする）を出力する。こ
こでは３２ｋＨｚ発振子を接続している。
数発振回路であり、高周波クロック３０（以下、高周波
＝ｉＦＸとする）を出力する。ここでは４ Ｍ Ｈｚ発
振子を接続している。低速発振回路１１は、低速動作を
実現するための低周波発振回路で、低周波数クロック３
１（以下、低周波をＦ Ｘ Ｔとする）を出力する。こ
こでは３２ｋＨｚ発振子を接続している。
中央処理装置１５は、第２０分周回路１８からのＣＰＵ
クロックに同期してマイクロコンピュータ全体の処理動
作を制御する。中央処理装置１５は第１の選択フラグ１
６および第２の選択フラグ１７ＫＯもしくは１のいずれ
かを書く命令全実行することによってクロック切換回路
を制御する。
クロックに同期してマイクロコンピュータ全体の処理動
作を制御する。中央処理装置１５は第１の選択フラグ１
６および第２の選択フラグ１７ＫＯもしくは１のいずれ
かを書く命令全実行することによってクロック切換回路
を制御する。
高周波クロック３０と低周波クロック３１とを入力とす
る第１の選択回路１４は、第２の選択７ラグ１７が００
ときは高周波クロック３０を、１の時は低周波クロック
３１を選択するマルチプレクサである。第１の分周回路
１２は、選択されたクロックをｎ分周する分周回路で、
例えば４ビツトのクロック分周回路であシ、その出力ク
ロックの周波数は、Ｆ Ｘ／ ２’ Ｈｚ又はＦＸＴ／
２’ Ｈｚとなる。第２の選択回路１３は、第１の選択
回路１４の出力クロックと第１の分周回路１２の出力ク
ロックを入力とし、第１の選択７ラグ１６が０の時第２
の選択回路１４の出力クロックを、ｌの時第１の分周回
路１２の出力クロックを選択する。第２の分周回路１８
は、入力クロックを１分筒するクロック分周回路で、例
えば２ビツトのクロック分周回路であり、これによって
ＣＰＵクロック３２を作シ出す。以上の構成によ勺、Ｃ
ＰＵクロック周ｉ数として、ＦＸ／２” 、ＦＸ／２Ｍ
、ＦＸ’ｒ／２”。
る第１の選択回路１４は、第２の選択７ラグ１７が００
ときは高周波クロック３０を、１の時は低周波クロック
３１を選択するマルチプレクサである。第１の分周回路
１２は、選択されたクロックをｎ分周する分周回路で、
例えば４ビツトのクロック分周回路であシ、その出力ク
ロックの周波数は、Ｆ Ｘ／ ２’ Ｈｚ又はＦＸＴ／
２’ Ｈｚとなる。第２の選択回路１３は、第１の選択
回路１４の出力クロックと第１の分周回路１２の出力ク
ロックを入力とし、第１の選択７ラグ１６が０の時第２
の選択回路１４の出力クロックを、ｌの時第１の分周回
路１２の出力クロックを選択する。第２の分周回路１８
は、入力クロックを１分筒するクロック分周回路で、例
えば２ビツトのクロック分周回路であり、これによって
ＣＰＵクロック３２を作シ出す。以上の構成によ勺、Ｃ
ＰＵクロック周ｉ数として、ＦＸ／２” 、ＦＸ／２Ｍ
、ＦＸ’ｒ／２”。
ｌ″Ｘ ’ｌ” ／ ２’ Ｈｚの４種類を割シ当てる
ことができる。
ことができる。
次に、従来例におけるＣＰＵクロック選択動作、及び、
動作電圧とＣＰＵクロック周波数との関係を第１表に基
づいて説明する。第１表は、従来例におけるＣＰＵクロ
ック切り換え回路のＣＰＵクロック選択条件を示す。
動作電圧とＣＰＵクロック周波数との関係を第１表に基
づいて説明する。第１表は、従来例におけるＣＰＵクロ
ック切り換え回路のＣＰＵクロック選択条件を示す。
第１表
先ず、ＣＰＵクロック選択動作について述べる。
ＣＰＵクロックは、第１の選択フラグ１６及び、第２の
選択フラグ１７の値により選択される。すなわち、第１
の選択フラグ１６が１０“で、第２の選択フラグ１７が
ゝ０“の場合、ＣＰＵクロックとしてＦＸ／２”Ｈｚが
選択され、動作スピードは最も速いｌμｓとなる。第１
の選択フラグ１６が“０“で、第２の選択フラグ１７が
９１”の場合、ＣＰＵりｏ、りとしてＦＸＴ／２”Ｈｚ
が選択され、動作スピードは１２２μｓとなり、第１の
選択フラグ１６が１１“で、第２の選択７ラグ１７がＯ
“の場合、ＣＰＵクロックとしてＦＸ／２６Ｈｚが選択
され、動作スピードは１６μｓとなシ、第１の選択フラ
グ１６が２１”で、第２の選択フラグ１７が１１“の場
合、ＣＰＵクロックとしてＦＸＴ／２”Ｈｚが選択され
、動作スピードは１９５２μｓとなる。
選択フラグ１７の値により選択される。すなわち、第１
の選択フラグ１６が１０“で、第２の選択フラグ１７が
ゝ０“の場合、ＣＰＵクロックとしてＦＸ／２”Ｈｚが
選択され、動作スピードは最も速いｌμｓとなる。第１
の選択フラグ１６が“０“で、第２の選択フラグ１７が
９１”の場合、ＣＰＵりｏ、りとしてＦＸＴ／２”Ｈｚ
が選択され、動作スピードは１２２μｓとなり、第１の
選択フラグ１６が１１“で、第２の選択７ラグ１７がＯ
“の場合、ＣＰＵクロックとしてＦＸ／２６Ｈｚが選択
され、動作スピードは１６μｓとなシ、第１の選択フラ
グ１６が２１”で、第２の選択フラグ１７が１１“の場
合、ＣＰＵクロックとしてＦＸＴ／２”Ｈｚが選択され
、動作スピードは１９５２μｓとなる。
次に、動作電圧とＣＰＵクロックの関係を述べる。ＣＰ
Ｕクロック周波数としてに’Ｘ７２２Ｈｚを選択し、１
μｓのスピードで動作させる時には５Ｖの動作電圧が必
要である。一方、ＣＰＵクロ。
Ｕクロック周波数としてに’Ｘ７２２Ｈｚを選択し、１
μｓのスピードで動作させる時には５Ｖの動作電圧が必
要である。一方、ＣＰＵクロ。
り周波数としてｌ”Ｘ／２’ ｋｉｚｆ選択し、１６μ
ｓのスピードで動作させる時には３Ｖ、ＣＰＵクロック
周波数としてＦＸＴ／２” Ｈｚを選択し、１２２μＳ
のスピード動作させる時には２．５ｖでよい。
ｓのスピードで動作させる時には３Ｖ、ＣＰＵクロック
周波数としてＦＸＴ／２” Ｈｚを選択し、１２２μＳ
のスピード動作させる時には２．５ｖでよい。
このように、低速モードでは動作電圧を下けて低消費電
力化を計９、高速モードでは動作スピードを上げて高速
処理を可能とすることができる。
力化を計９、高速モードでは動作スピードを上げて高速
処理を可能とすることができる。
次に、ＣＰＵクロック切り換え動作について第５図に基
づいて説明する。第５図は、従来例におけるＣＰＵクロ
ック切り換えに伴う動作スピードの状態遷移図である。
づいて説明する。第５図は、従来例におけるＣＰＵクロ
ック切り換えに伴う動作スピードの状態遷移図である。
低消費電力を実現するために、動作電圧を下げ、ＣＰＵ
クロックを高周波数発振回路の出力クロックから低周波
数発振回路の出力クロックに切シ換える、つまシ、動作
スピードを１μｓ又は１６μｓから１２２μｓに切シ換
える場合は、以下の様に行う。
クロックを高周波数発振回路の出力クロックから低周波
数発振回路の出力クロックに切シ換える、つまシ、動作
スピードを１μｓ又は１６μｓから１２２μｓに切シ換
える場合は、以下の様に行う。
第１に、１μｓから１２２μｓに切°シ換える時は、第
２の選択フラグ１７ｔ−ｖ″１“にセットする。
２の選択フラグ１７ｔ−ｖ″１“にセットする。
第２に、１６μｓから１２２μｓに切シ換える時は、２
つの方法があり、第２の選択フラグ１７を“１“にセッ
トして動作スピードを一旦１９５２μｓに落とし、次に
第１の選択フラグ１６ｆ、”Ｏ“にクリアして１２２μ
ｓに設定するか、又は、第１の選択フラグ１６をゝゝ１
“にセットして動作スピードを一旦ｌμｓに上げ、次に
第２の選択７ラグ１７ｔ−′Ｘ１“にセントして１２２
μｓに設定する方法がある。
つの方法があり、第２の選択フラグ１７を“１“にセッ
トして動作スピードを一旦１９５２μｓに落とし、次に
第１の選択フラグ１６ｆ、”Ｏ“にクリアして１２２μ
ｓに設定するか、又は、第１の選択フラグ１６をゝゝ１
“にセットして動作スピードを一旦ｌμｓに上げ、次に
第２の選択７ラグ１７ｔ−′Ｘ１“にセントして１２２
μｓに設定する方法がある。
しかし、上述した従来のＣＰＵクロック切換回路は、２
つの発振回路のうち、どちらか一方の発振回路を選択し
、その後、選択したクロックを分周してＣＰＵクロック
を得る構成となっているため、動作スピードを１６μｓ
から１２２μｓに切プ換える場合、次のような欠点があ
る。
つの発振回路のうち、どちらか一方の発振回路を選択し
、その後、選択したクロックを分周してＣＰＵクロック
を得る構成となっているため、動作スピードを１６μｓ
から１２２μｓに切プ換える場合、次のような欠点があ
る。
動作スピードを１６μｓから１２２μｓに切り換えるに
は前述した２通りの方法があるが、前者の場合、３Ｖ、
１６μｓのモードで動作時は、第２の選択フラグ１７を
１１“にセットした時点で、ＣＰＵりｏ、りは一時的に
ｉ”ＸＴ／２’Ｈｚとなり動作スピードは１９５２μｓ
となる。この結果、中央処理装置１５がダイナミック回
路で構成されている場合は、記憶データの保持のための
再書込み（リフレッシ、）間隔が長くなり確実なデータ
保持が困難になるため中央処理装置１５が正常動作を行
えない場合がある。一方、後者の場合、第１の選択フラ
グ１６’ｋ Ｏ“にクリアした時点で、Ｃ１−”Ｕクロ
ックはＦＸ／２”Ｈｚとなシ動作スピードが１μｓとな
る。しかし、動作電圧が３ｖであるためｌμｓという高
速で中央処理装置１５を正常に動作させることができな
いので、かかる切換えは禁止されている。仮に、後者の
切換えを行なうとすれば、動作電圧を一旦５ｖに上けて
から第１の選択フラグを９０“にクリアしてｌμｓに上
げ、その後筒２の選択フラグ１７ｔｌ−“ｌ“にセ。
は前述した２通りの方法があるが、前者の場合、３Ｖ、
１６μｓのモードで動作時は、第２の選択フラグ１７を
１１“にセットした時点で、ＣＰＵりｏ、りは一時的に
ｉ”ＸＴ／２’Ｈｚとなり動作スピードは１９５２μｓ
となる。この結果、中央処理装置１５がダイナミック回
路で構成されている場合は、記憶データの保持のための
再書込み（リフレッシ、）間隔が長くなり確実なデータ
保持が困難になるため中央処理装置１５が正常動作を行
えない場合がある。一方、後者の場合、第１の選択フラ
グ１６’ｋ Ｏ“にクリアした時点で、Ｃ１−”Ｕクロ
ックはＦＸ／２”Ｈｚとなシ動作スピードが１μｓとな
る。しかし、動作電圧が３ｖであるためｌμｓという高
速で中央処理装置１５を正常に動作させることができな
いので、かかる切換えは禁止されている。仮に、後者の
切換えを行なうとすれば、動作電圧を一旦５ｖに上けて
から第１の選択フラグを９０“にクリアしてｌμｓに上
げ、その後筒２の選択フラグ１７ｔｌ−“ｌ“にセ。
トして１２２μｓのＣＰＵクロックを作ってから低電圧
（２，５Ｖ）に切り換えるという非常に煩わしい作業が
必要となる。
（２，５Ｖ）に切り換えるという非常に煩わしい作業が
必要となる。
本発明は高速・低速・超低速モードで動作するマイクロ
コンピュータにおいて、低速モードから超低速モードへ
の切換を１ステツプで実行できるクロック切換回路全提
供することを目的とする。
コンピュータにおいて、低速モードから超低速モードへ
の切換を１ステツプで実行できるクロック切換回路全提
供することを目的とする。
本発明のクロック切換回路は、高周波数クロックを発生
する第１の発振回路と、低周波数クロックを発生する第
２の発振回路と、前記第１の発振回路の出力クロックを
分周する分周回路と、前記第１の発振回路の出力クロッ
クと前記分周回路の出力クロックとのいずれかｌ出力を
選択する第１の選択回路と、前記第２の発揚回路の出力
クロックと前記第１の選択回路の出力との一方を選択す
る第２の選択回路とを有し、該第２の選択回路の出力を
用いて動作クロックを作成することを特徴とするもので
ある。
する第１の発振回路と、低周波数クロックを発生する第
２の発振回路と、前記第１の発振回路の出力クロックを
分周する分周回路と、前記第１の発振回路の出力クロッ
クと前記分周回路の出力クロックとのいずれかｌ出力を
選択する第１の選択回路と、前記第２の発揚回路の出力
クロックと前記第１の選択回路の出力との一方を選択す
る第２の選択回路とを有し、該第２の選択回路の出力を
用いて動作クロックを作成することを特徴とするもので
ある。
〔第１の実施例〕
次に本発明の一実施例を図面を用いて説明する。
第１図は、本発明をＣＰＵクロック切換回路に適用した
例のブロック図である。
例のブロック図である。
ＣＰＵクロック切換回路は、第１の高周波発振回路１０
．第２の低周波発振回路１１、第１の分周回路１２、第
１の選択回路１４、第２の選択回路１３、中央処理装置
１５、第１の選択フラグ１６、第２の選択フラグ１７、
第２の分周回路１８で構成される。このうち、第１の発
振回路１０ （４ＭＨｚ）、第２の発振回路１１（３２
ｋＨｚ）、中央処理装置１５、第１の選択フラグ１６、
第２の選択フラグ１７は、従来例で示したものと同一で
あるので、説明は省略する。
．第２の低周波発振回路１１、第１の分周回路１２、第
１の選択回路１４、第２の選択回路１３、中央処理装置
１５、第１の選択フラグ１６、第２の選択フラグ１７、
第２の分周回路１８で構成される。このうち、第１の発
振回路１０ （４ＭＨｚ）、第２の発振回路１１（３２
ｋＨｚ）、中央処理装置１５、第１の選択フラグ１６、
第２の選択フラグ１７は、従来例で示したものと同一で
あるので、説明は省略する。
第１の分周回路１２鉱、入力クロックをｎ分周するクロ
ック分周回路である。本実施例においては高周波クロッ
ク３０を２分周する４ビツトのクロック分周回路で、出
力クロック局波数は、 ＦＸ／２’Ｈｚである。第２の
選択回路１３は、高周波クロック３０と第１の分周回路
１２の分周クロックとを入力とし、第１の選択フラグ１
６がＯの時高周波クロック３０を、第１の選択フラグ１
６が１の時分周クロックを選択する。第１の選択回路１
４は、第１の選択回路１３の出力クロックと低周波クロ
ック３１とを入力とし、第２の選択フラグ１７が０の時
第１の選択回路１３の出力クロックを、第２の選択フラ
グ１７が１の時低周波クロツク３１ｔ−選択する。第２
の分周回路１８は、入力クロックｔ−ｎ分周するクロッ
ク分周回路である。
ック分周回路である。本実施例においては高周波クロッ
ク３０を２分周する４ビツトのクロック分周回路で、出
力クロック局波数は、 ＦＸ／２’Ｈｚである。第２の
選択回路１３は、高周波クロック３０と第１の分周回路
１２の分周クロックとを入力とし、第１の選択フラグ１
６がＯの時高周波クロック３０を、第１の選択フラグ１
６が１の時分周クロックを選択する。第１の選択回路１
４は、第１の選択回路１３の出力クロックと低周波クロ
ック３１とを入力とし、第２の選択フラグ１７が０の時
第１の選択回路１３の出力クロックを、第２の選択フラ
グ１７が１の時低周波クロツク３１ｔ−選択する。第２
の分周回路１８は、入力クロックｔ−ｎ分周するクロッ
ク分周回路である。
本実施例においては、第２の選択回路１４の出力クロッ
クを２２分周する２ビツトクロック分周回路であシ、こ
の出力がＣＰＵクロック３２と々る。
クを２２分周する２ビツトクロック分周回路であシ、こ
の出力がＣＰＵクロック３２と々る。
ＣＰＵクロック３２０周波数としては、）’Ｘ／２ｚ
。
。
ＦＸ／２’ 、 ＦＸＴ／２”Ｈｚ （０３１１１ｉｊ
ｌ力割す当テラれる。
ｌ力割す当テラれる。
次に、ＣＰＵクロック選択動作、及び、動作電圧とＣＰ
Ｕクロック周波数との関係を第２表に基づいて説明する
。第２表は、本実施例におけるＣＰＵクロック切り換え
回路のＣＰＵクロック選択条件を示す。
Ｕクロック周波数との関係を第２表に基づいて説明する
。第２表は、本実施例におけるＣＰＵクロック切り換え
回路のＣＰＵクロック選択条件を示す。
尚、動作電圧とＣＰＬＪクロック周波数の関係は従来例
で述べたものと同様であるので詳細な説明は省略する。
で述べたものと同様であるので詳細な説明は省略する。
ＣＰＵり四ツクは、ＣＰＵ１５からの指令により設定さ
れた第１の選択）２グ１６及び第２の選択フラグ１フの
値によシ選択される。
れた第１の選択）２グ１６及び第２の選択フラグ１フの
値によシ選択される。
第１に、第１の選択フラグ１６が′ＸＯ“で、第２の選
択フラグ１７が“０“の場合、ＣＰＵクロックＦ” Ｘ
／ ２ ” Ｈｚが選択され動作スピードは１μｓと
なる。
択フラグ１７が“０“の場合、ＣＰＵクロックＦ” Ｘ
／ ２ ” Ｈｚが選択され動作スピードは１μｓと
なる。
第２に、第１の選択フラグ１６が０“で、第２の選択フ
ラグ１７が“ｌ“の場合、ＣＰＵクロックとしてＦ Ｘ
Ｔ ／ ２ ” Ｈｚが選択され動作スピードは１２
２μｓとなる。
ラグ１７が“ｌ“の場合、ＣＰＵクロックとしてＦ Ｘ
Ｔ ／ ２ ” Ｈｚが選択され動作スピードは１２
２μｓとなる。
第３に、第１の選択フラグ１６が１１“で、第２の選択
フラグ１７が１０“の場合、ＣＰＵクロックとしてＦ
Ｘ ／ ２ ’ Ｈｚが選択され動作スピードは１６μ
ｓとなる。
フラグ１７が１０“の場合、ＣＰＵクロックとしてＦ
Ｘ ／ ２ ’ Ｈｚが選択され動作スピードは１６μ
ｓとなる。
第４に、第１の選択フラグ１６がゝｌ“で、第２の選択
７ラグ１７が１１“の場合、ＣＰＵクロックとしてＦ
Ｘ Ｔ ／ ２２Ｈｚが選択され動作スピードは第２の
場合と同じ１２２μｓとなる。本実施例によれば、従来
の１９５２μｓという動作スピードを省略すゐことがで
きる。
７ラグ１７が１１“の場合、ＣＰＵクロックとしてＦ
Ｘ Ｔ ／ ２２Ｈｚが選択され動作スピードは第２の
場合と同じ１２２μｓとなる。本実施例によれば、従来
の１９５２μｓという動作スピードを省略すゐことがで
きる。
次に、ＣＰＵクロック切シ換え動作について第２図に基
づいて説明する。第２図は、本実施例におけるＣＰＵク
ロック切シ換えにともなう動作スピードの状態遷移図で
ある。
づいて説明する。第２図は、本実施例におけるＣＰＵク
ロック切シ換えにともなう動作スピードの状態遷移図で
ある。
低消費電力を実現するために、動作スピードをｌμｓ又
は１６μｓから、１２２μｓＫ切シ換える場合、第１に
ｌμｓから１２２μｓに切シ換える時は、第２の選択フ
ラグ１７を１１“にセット。
は１６μｓから、１２２μｓＫ切シ換える場合、第１に
ｌμｓから１２２μｓに切シ換える時は、第２の選択フ
ラグ１７を１１“にセット。
し、第２に１６μｓから１２２μｓに切り換える時も、
第２の選択フラグ１７を′Ｘ１“にセットするだけで動
作スピードを１２２μｓに切シ換えることができる。つ
まり、現在、動作電圧が３Ｖと低電圧であｊ５、ＣＰＵ
クロックとしてｋ” Ｘ／ ２ ” ｋｉｔを選択し、
動作スピードが１６μｓである時、更に低消費電力を実
現するためにＣＰＵクロックをＦＸＴ／２”Ｈｚに切９
換え、動作スピードを１２２μｓに切シ換えるには、第
１の選択フラグ１６の値にかかわらず、第２の選択フラ
グ１７を１“Ｋセットするというｌステップ操作で切換
えができる。従って、切換径路中に動作不可能なＣＰＵ
クロックが介在することはない。
第２の選択フラグ１７を′Ｘ１“にセットするだけで動
作スピードを１２２μｓに切シ換えることができる。つ
まり、現在、動作電圧が３Ｖと低電圧であｊ５、ＣＰＵ
クロックとしてｋ” Ｘ／ ２ ” ｋｉｔを選択し、
動作スピードが１６μｓである時、更に低消費電力を実
現するためにＣＰＵクロックをＦＸＴ／２”Ｈｚに切９
換え、動作スピードを１２２μｓに切シ換えるには、第
１の選択フラグ１６の値にかかわらず、第２の選択フラ
グ１７を１“Ｋセットするというｌステップ操作で切換
えができる。従って、切換径路中に動作不可能なＣＰＵ
クロックが介在することはない。
なお、１６μｓに切り換える時には、まず動作電圧を５
ｖに上げてから第２の選択フラグ１７を１０“にクリア
するだけでよい。また、１２２μｓからｌμｓに切シ換
える時には、まず動作電圧を５ｖに上けて第２の選択フ
ラグ１７のみを１０“にクリアするか、もしくは第１お
よび第２の選択フラグ１６．１７をともに１０“Ｋクリ
アすればよい。１２２μｓから１６μｓに切り換える時
は、動作電圧を３ｖに上げてから第２の選択フラグ１７
をゝゝ０”クリアするか、第１および第２の選択フラグ
１６．１７１−夫々Ｊ／／ 、％ＳＯ“にセットすれば
よい。逆に％ｘｔｔｓから１６μｓにおとすには、第１
の選択フラグ１７ｔ−”１“にセットし、その後動作電
圧を３ｖに切シ換えればよい。１μｓから１２２μｓに
するには、第２の選択フラグ１７を“ｌ“にセットする
か、第１および第２の選択フラグ１６．１７ｔ−ともに
ゝｌ“にセットした後、動作電圧を２．５ｖに変えれば
よい。１６μｓから１２２μｓにするには、第２の選択
フラグ１７を１１“にセットするか、第１および第２の
選択フラグ１６．１７を夫々″Ｏ“ 、１“にした後、
動作電圧を２．５ｖにおとせばよい。このように、いず
れのモードに切り換える場合も、少なくともステップが
切り換えができる。
ｖに上げてから第２の選択フラグ１７を１０“にクリア
するだけでよい。また、１２２μｓからｌμｓに切シ換
える時には、まず動作電圧を５ｖに上けて第２の選択フ
ラグ１７のみを１０“にクリアするか、もしくは第１お
よび第２の選択フラグ１６．１７をともに１０“Ｋクリ
アすればよい。１２２μｓから１６μｓに切り換える時
は、動作電圧を３ｖに上げてから第２の選択フラグ１７
をゝゝ０”クリアするか、第１および第２の選択フラグ
１６．１７１−夫々Ｊ／／ 、％ＳＯ“にセットすれば
よい。逆に％ｘｔｔｓから１６μｓにおとすには、第１
の選択フラグ１７ｔ−”１“にセットし、その後動作電
圧を３ｖに切シ換えればよい。１μｓから１２２μｓに
するには、第２の選択フラグ１７を“ｌ“にセットする
か、第１および第２の選択フラグ１６．１７ｔ−ともに
ゝｌ“にセットした後、動作電圧を２．５ｖに変えれば
よい。１６μｓから１２２μｓにするには、第２の選択
フラグ１７を１１“にセットするか、第１および第２の
選択フラグ１６．１７を夫々″Ｏ“ 、１“にした後、
動作電圧を２．５ｖにおとせばよい。このように、いず
れのモードに切り換える場合も、少なくともステップが
切り換えができる。
〔第２の実施例〕
次に本発明の第２の実施例について第３図を参照して説
明する。このＣＰＵクロック切換回路は、第１の発振回
路１０ を第２の発振回路１１．第１の分周回路１２．
第１の選択回路１４．第２の選択回路１３．中央処理装
置１５．第１の選択フラグ１６．第２の選択フラグ１７
および第２の分周回路１８に加えるスタンバイ制御回路
１９が付加されている。このうち、第１の発振回路１０
．第２の発振回路１１．第１の分周回路１２．第１の選
択回路１３．第２の選択回路１４．中央処理装置１５．
第１の選択フラグ１６．第２の選択フラグ１７．第２の
分周回路１８については、第１の実施例で示したものと
同様であるので説明を省略する。
明する。このＣＰＵクロック切換回路は、第１の発振回
路１０ を第２の発振回路１１．第１の分周回路１２．
第１の選択回路１４．第２の選択回路１３．中央処理装
置１５．第１の選択フラグ１６．第２の選択フラグ１７
および第２の分周回路１８に加えるスタンバイ制御回路
１９が付加されている。このうち、第１の発振回路１０
．第２の発振回路１１．第１の分周回路１２．第１の選
択回路１３．第２の選択回路１４．中央処理装置１５．
第１の選択フラグ１６．第２の選択フラグ１７．第２の
分周回路１８については、第１の実施例で示したものと
同様であるので説明を省略する。
スタンバイ制御回路１９は、第２の選択フラグ１７が１
の時発振制御信号２３を出力する発振制御回路である。
の時発振制御信号２３を出力する発振制御回路である。
発振制御信号２３は、第１の発振回路１０の発振を停止
する信号である。
する信号である。
次に、第２の実施例におけるＣＰＵクロック切り換え操
作について説明するが、第２の実施例におけるＣＰＵク
ロック切〕換え操作は、第１の実施例で示した操作と同
様に行えるので、詳細な説明は省略する。
作について説明するが、第２の実施例におけるＣＰＵク
ロック切〕換え操作は、第１の実施例で示した操作と同
様に行えるので、詳細な説明は省略する。
低消費′電力を実現するためにＣＰＵクロックとしてＦ
ＸＴ／２２ ｌ−１ｘ ｔ−選択する場合、つｌＤ、動
作スピードを１２２μｓとする場合、第２の選択フラグ
１７七セツトするだけで選択できる。すなわち、第２の
選択フラグ１７をセットすると、スタンバイ制御回路１
９は、発振制御信号２３を出力し、第１の発振回路１０
は発振を停止する。ＣＰＵクロックとして第２の発振回
路１１の出力クロックを選択しているので、中央処理装
置１５は、第１の発振回路１０の発振が停止した場合で
も動作可能であ夛、第１の発振回路１０の発振を停止す
ることで頁に消費電力の削減が実現できる。
ＸＴ／２２ ｌ−１ｘ ｔ−選択する場合、つｌＤ、動
作スピードを１２２μｓとする場合、第２の選択フラグ
１７七セツトするだけで選択できる。すなわち、第２の
選択フラグ１７をセットすると、スタンバイ制御回路１
９は、発振制御信号２３を出力し、第１の発振回路１０
は発振を停止する。ＣＰＵクロックとして第２の発振回
路１１の出力クロックを選択しているので、中央処理装
置１５は、第１の発振回路１０の発振が停止した場合で
も動作可能であ夛、第１の発振回路１０の発振を停止す
ることで頁に消費電力の削減が実現できる。
以上、第２の実施例においてはスタンバイ制御回路を設
けることにより、第１の発振回路１０の発振を停止する
ことが可能となり、更に低消費電力を実現することが可
能となる。又、第１の実施例と同様に１低電圧状態のま
まＣＰＬＩクロックを低周波発振回路である第２の発振
回路１１の出力クロックに切シ換えることができる。
けることにより、第１の発振回路１０の発振を停止する
ことが可能となり、更に低消費電力を実現することが可
能となる。又、第１の実施例と同様に１低電圧状態のま
まＣＰＬＩクロックを低周波発振回路である第２の発振
回路１１の出力クロックに切シ換えることができる。
尚、本実施例においては、第１の選択回路１３で、高周
波発振回路である第１の発振回路１０の出力クロック又
は第１の分周回路１２の出力クロックのうちの１′：）
を選択したが、第１の発振回路ｌＯの出力クロックと第
１の分周回路１２の複数の出力クロックのうちの１つを
選択する場合や、第１の分周回路１２の複数の出力クロ
ックのうちの１つを選択する場合においても、第１の選
択フラグ１６ｔ−被数ビット構成とするだけで容易に実
現できる。
波発振回路である第１の発振回路１０の出力クロック又
は第１の分周回路１２の出力クロックのうちの１′：）
を選択したが、第１の発振回路ｌＯの出力クロックと第
１の分周回路１２の複数の出力クロックのうちの１つを
選択する場合や、第１の分周回路１２の複数の出力クロ
ックのうちの１つを選択する場合においても、第１の選
択フラグ１６ｔ−被数ビット構成とするだけで容易に実
現できる。
低電圧時、高周波数発振回路の出力クロックをＣＰＵク
ロックとして選択した場合は誤動作する丸め、高周波数
発振回路の出力クロックをｎ分周したもの１ｃＰＵクロ
ツクとして選択し動作している場合に、さらに低消費電
力を実現するために、ＣＰＵクロックを高周波発振回路
のｎ分周クロクロから低周波発振回路の出力クロックに
切シ換える時、本発明によれば高周波数発振回路の出力
クロックｔ−ｃＰＵクロックとして選択する必要がない
ため、低電圧状態のまま、ＣＰＵクロックを切シ換える
ことができる。しか鬼、ｌステップで切９換えができる
。又、実際に動作できない低周波数発振回路のｎ分周ク
ロックｔ−ＣＰＵクロックとして選択する誤りが無くな
る。さらに１従来のＣＰＵクロック切換回路に対し、回
路を増やさないで実現可能である。
ロックとして選択した場合は誤動作する丸め、高周波数
発振回路の出力クロックをｎ分周したもの１ｃＰＵクロ
ツクとして選択し動作している場合に、さらに低消費電
力を実現するために、ＣＰＵクロックを高周波発振回路
のｎ分周クロクロから低周波発振回路の出力クロックに
切シ換える時、本発明によれば高周波数発振回路の出力
クロックｔ−ｃＰＵクロックとして選択する必要がない
ため、低電圧状態のまま、ＣＰＵクロックを切シ換える
ことができる。しか鬼、ｌステップで切９換えができる
。又、実際に動作できない低周波数発振回路のｎ分周ク
ロックｔ−ＣＰＵクロックとして選択する誤りが無くな
る。さらに１従来のＣＰＵクロック切換回路に対し、回
路を増やさないで実現可能である。
第１図は、本発明のクロック切換回路の第１の実施例を
示すブロック図、第２図は、本発明のクロック切換回路
に基づく動作スピード状態遷移図、第３図は、本発明の
クロック切換回路の第２の実施例を示すブロック図、第
４図は、従来のクロック切換回路金示すプロ、り図、第
５図は、従来のクロック切換回路に基つく動作スピード
状態遷移図である。 １０・・・・・・第１の発振回路、１１・・・・・・第
２の発振回路、１２・・・・・・第１の分周回路、１３
・・・・・・第２の選択回路、１４・・・・・・第１の
選択回路、１５・・・・・・中央処理装置、１６・・・
・・・第１の選択フラグ、１７・・・・・・第２の選択
フラグ、１８・・・・・・第２の分周回路、１９・・・
・・・スタンバイ制御回路、２１・・・・・・第１の選
択信号、２２・・・・・・第２の選択信号、２３・・・
・・・発振制御信号、３０・・・・・・高周波数クロッ
ク、３１・・・・・・低周波数クロック、３２・・・・
・・ＣＰＵクロック。 代理人 弁理士 内 原 晋・ ゛ハ嫁
示すブロック図、第２図は、本発明のクロック切換回路
に基づく動作スピード状態遷移図、第３図は、本発明の
クロック切換回路の第２の実施例を示すブロック図、第
４図は、従来のクロック切換回路金示すプロ、り図、第
５図は、従来のクロック切換回路に基つく動作スピード
状態遷移図である。 １０・・・・・・第１の発振回路、１１・・・・・・第
２の発振回路、１２・・・・・・第１の分周回路、１３
・・・・・・第２の選択回路、１４・・・・・・第１の
選択回路、１５・・・・・・中央処理装置、１６・・・
・・・第１の選択フラグ、１７・・・・・・第２の選択
フラグ、１８・・・・・・第２の分周回路、１９・・・
・・・スタンバイ制御回路、２１・・・・・・第１の選
択信号、２２・・・・・・第２の選択信号、２３・・・
・・・発振制御信号、３０・・・・・・高周波数クロッ
ク、３１・・・・・・低周波数クロック、３２・・・・
・・ＣＰＵクロック。 代理人 弁理士 内 原 晋・ ゛ハ嫁
Claims (1)
- 複数の異なる周波数のクロックで動作するマイクロコン
ピュータのクロック切換回路において、高周波数クロッ
クを発生する第１の発振回路と、低周波数クロックを発
生する第２の発振回路と、前記第１の発振回路の出力ク
ロックを分周する分周回路と、前記第１の発振回路の出
力クロックと前記分周回路の出力クロックとのいずれか
を選択する第１の選択回路と、前記第２の発振回路の出
力クロックと前記第１の選択回路で選択された出力クロ
ックのうちいずれかを選択する第２の選択回路とを有し
、該第２の選択回路の出力を用いて所定のクロックを作
成することを特徴とするクロック切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028514A JPH0628015B2 (ja) | 1987-02-09 | 1987-02-09 | クロツク切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62028514A JPH0628015B2 (ja) | 1987-02-09 | 1987-02-09 | クロツク切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63195717A true JPS63195717A (ja) | 1988-08-12 |
| JPH0628015B2 JPH0628015B2 (ja) | 1994-04-13 |
Family
ID=12250791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62028514A Expired - Lifetime JPH0628015B2 (ja) | 1987-02-09 | 1987-02-09 | クロツク切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628015B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0398187A (ja) * | 1989-09-11 | 1991-04-23 | Toppan Printing Co Ltd | Ｉｃカード用リーダライタ |
| JP2016508258A (ja) * | 2012-12-13 | 2016-03-17 | コーヒレント・ロジックス・インコーポレーテッド | 多重周波数多重プロセッサシステムのためのクロック分配ネットワーク |
-
1987
- 1987-02-09 JP JP62028514A patent/JPH0628015B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0398187A (ja) * | 1989-09-11 | 1991-04-23 | Toppan Printing Co Ltd | Ｉｃカード用リーダライタ |
| JP2016508258A (ja) * | 2012-12-13 | 2016-03-17 | コーヒレント・ロジックス・インコーポレーテッド | 多重周波数多重プロセッサシステムのためのクロック分配ネットワーク |
| US10007293B2 (en) | 2012-12-13 | 2018-06-26 | Coherent Logix, Incorporated | Clock distribution network for multi-frequency multi-processor systems |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628015B2 (ja) | 1994-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |