JP2001202154A - Ｐｌｌ内蔵ワンチップマイクロコンピュータ - Google Patents
Ｐｌｌ内蔵ワンチップマイクロコンピュータInfo
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- chip microcomputer
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 従来のPLL内蔵ワンチップマイクロコンピュ
ータでは、基準発振回路とPLL発振回路の２つの発振回
路を内蔵するため、消費電力が大きくなる問題があっ
た。また、上記基準発振回路の発振入力端子、発振出力
端子は、常に発振専用端子となり、汎用入出力端子とし
て兼用することが出来ないという問題があった。 【解決手段】 本発明はPLL発振回路９のPLL基準クロッ
クを外部基準クロック信号SR2に選択することにより、P
LL発振回路９の出力S7をCPU１１に源発振として供給
し、基準発振回路１を停止することによって、低消費電
力化が図れ、上記発振回路に接続された発振入力端子１
３、発振出力端子１４を発振端子以外の汎用入出力端子
として切り替える。
ータでは、基準発振回路とPLL発振回路の２つの発振回
路を内蔵するため、消費電力が大きくなる問題があっ
た。また、上記基準発振回路の発振入力端子、発振出力
端子は、常に発振専用端子となり、汎用入出力端子とし
て兼用することが出来ないという問題があった。 【解決手段】 本発明はPLL発振回路９のPLL基準クロッ
クを外部基準クロック信号SR2に選択することにより、P
LL発振回路９の出力S7をCPU１１に源発振として供給
し、基準発振回路１を停止することによって、低消費電
力化が図れ、上記発振回路に接続された発振入力端子１
３、発振出力端子１４を発振端子以外の汎用入出力端子
として切り替える。
Description
【０００１】
【発明の属する技術分野】本発明は、基準クロックを選
択する制御手段を持ったPLL内蔵ワンチップマイクロコ
ンピュータに関するものである。
択する制御手段を持ったPLL内蔵ワンチップマイクロコ
ンピュータに関するものである。
【０００２】
【従来の技術】従来、この種のPLL内蔵ワンチップマイ
クロコンピュータは、図３に示すように、基準発振回路
３１を備え、上記基準発振回路３１の出力S31を基準ク
ロックとするPLL発振回路３７として、上記PLL基準クロ
ック信号を一方の入力とする位相比較器３２を備え、上
記位相比較器３２の出力S32をチャージポンプ３３の入
力に接続し、上記チャージポンプ３３の出力S33を、上
記チャージポンプ出力電圧をアナログ電圧に変換するル
ープフィルター３４の入力に接続し、上記ループフィル
ター３４の出力S34を、入力電圧に応じて一定範囲の周
波数を発振する電圧制御発振器３５の入力に接続し、上
記電圧制御発振器３５の出力S35が任意の分周段に設定
出来る分周器３６の入力に接続され、上記分周器３６の
出力S36が、上記位相比較器３２の他方の入力に接続さ
れたPLL発振回路３７を構成し、上記PLL発振回路３７の
出力を上記ワンチップマイクロコンピュータの源発振信
号としていた。
クロコンピュータは、図３に示すように、基準発振回路
３１を備え、上記基準発振回路３１の出力S31を基準ク
ロックとするPLL発振回路３７として、上記PLL基準クロ
ック信号を一方の入力とする位相比較器３２を備え、上
記位相比較器３２の出力S32をチャージポンプ３３の入
力に接続し、上記チャージポンプ３３の出力S33を、上
記チャージポンプ出力電圧をアナログ電圧に変換するル
ープフィルター３４の入力に接続し、上記ループフィル
ター３４の出力S34を、入力電圧に応じて一定範囲の周
波数を発振する電圧制御発振器３５の入力に接続し、上
記電圧制御発振器３５の出力S35が任意の分周段に設定
出来る分周器３６の入力に接続され、上記分周器３６の
出力S36が、上記位相比較器３２の他方の入力に接続さ
れたPLL発振回路３７を構成し、上記PLL発振回路３７の
出力を上記ワンチップマイクロコンピュータの源発振信
号としていた。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来のPLL内蔵ワンチップマイクロコンピュータでは、PLL
基準クロックに基準発振回路の発振出力を用いていたた
め、上記ワンチップマイクロコンピュータ上に上記基準
発振回路と上記PLL発振回路の電圧制御発振器との２つ
の発振回路を内蔵するため、消費電力が大きくなる問題
があった。また、PLL基準クロックに基準発振回路の発
振出力を用いているため、上記基準発振回路の発振入力
端子、発振出力端子は、常に発振専用端子となり、汎用
入出力端子として兼用することが出来ないという問題が
あった。特に小さいパッケージに収めた小端子数のワン
チップマイクロコンピュータにとっては、汎用入出力端
子の数に制限があるため、少ない端子を兼用端子として
有効活用する必要があった。本発明はこのような問題を
解決するためになされたもので、PLL内蔵ワンチップマ
イクロコンピュータにおいて、低消費電力を提供するも
のである。また、本発明は限られた端子数のワンチップ
マイクロコンピュータにおいて、発振端子を汎用入出力
に兼用化し多機能化を提供するものである。
来のPLL内蔵ワンチップマイクロコンピュータでは、PLL
基準クロックに基準発振回路の発振出力を用いていたた
め、上記ワンチップマイクロコンピュータ上に上記基準
発振回路と上記PLL発振回路の電圧制御発振器との２つ
の発振回路を内蔵するため、消費電力が大きくなる問題
があった。また、PLL基準クロックに基準発振回路の発
振出力を用いているため、上記基準発振回路の発振入力
端子、発振出力端子は、常に発振専用端子となり、汎用
入出力端子として兼用することが出来ないという問題が
あった。特に小さいパッケージに収めた小端子数のワン
チップマイクロコンピュータにとっては、汎用入出力端
子の数に制限があるため、少ない端子を兼用端子として
有効活用する必要があった。本発明はこのような問題を
解決するためになされたもので、PLL内蔵ワンチップマ
イクロコンピュータにおいて、低消費電力を提供するも
のである。また、本発明は限られた端子数のワンチップ
マイクロコンピュータにおいて、発振端子を汎用入出力
に兼用化し多機能化を提供するものである。
【０００４】
【課題を解決するための手段】本発明のPLL内蔵ワンチ
ップマイクロコンピュータは、ワンチップマイクロコン
ピュータにおいて、基準発振回路を備え、上記基準発振
回路の出力と上記ワンチップマイクロコンピュータの汎
用外部端子から入力される外部基準クロック信号を選択
するPLL基準クロック選択回路を備え、上記PLL基準クロ
ック選択回路の出力を基準クロックとするPLL発振回路
として、上記PLL基準クロック信号を一方の入力とする
位相比較器を備え、上記位相比較器の出力をチャージポ
ンプの入力に接続し、上記チャージポンプの出力を、上
記チャージポンプ出力電圧をアナログ電圧に変換するル
ープフィルターの入力に接続し、上記ループフィルター
の出力を、入力電圧に応じて一定範囲の周波数を発振す
る電圧制御発振器の入力に接続し、上記電圧制御発振器
の出力が任意の分周段に設定出来る分周器の入力に接続
され、上記分周器の出力が、上記位相比較器の他方の入
力に接続されたPLL発振回路を構成し、上記電圧制御発
振器の出力と上記基準発振回路の出力を上記ワンチップ
マイクロコンピュータの源発振信号として切り替えるマ
イコン基準発振クロック選択回路を備え、上記マイコン
基準クロック選択回路の出力は、上記ワンチップマイク
ロコンピュータのCPUの源発振入力信号として接続さ
れ、上記CPUのPLL基準クロック選択信号は、上記PLL基
準クロック選択回路のクロック選択制御信号として接続
され、上記CPUのマイコン基準クロック選択信号は、上
記マイコン基準クロック選択回路のクロック選択制御信
号として接続され、上記ワンチップマイクロコンピュー
タの発振入力端子は、上記基準発振回路の発振入力に接
続され、上記ワンチップマイクロコンピュータの発振出
力端子は、上記基準発振回路の発振出力に接続され、上
記CPUの発振停止信号は、上記基準発振回路の発振制御
信号として接続され、上記ワンチップマイクロコンピュ
ータの発振入力端子、発振出力端子は上記ワンチップマ
イクロコンピュータのI/O制御回路の入力に各々接続さ
れ、上記発振入力端子は上記ワンチップマイクロコンピ
ュータの発振入力端子を入出力とする上記I/O制御回路
を介して上記CPUと接続され、上記発振出力端子は上記
ワンチップマイクロコンピュータの発振出力端子を入出
力とする上記I/O制御回路を介して上記CPUと接続され、
上記I/O制御回路と上記CPUはI/O制御信号で接続された
構成を有している。
ップマイクロコンピュータは、ワンチップマイクロコン
ピュータにおいて、基準発振回路を備え、上記基準発振
回路の出力と上記ワンチップマイクロコンピュータの汎
用外部端子から入力される外部基準クロック信号を選択
するPLL基準クロック選択回路を備え、上記PLL基準クロ
ック選択回路の出力を基準クロックとするPLL発振回路
として、上記PLL基準クロック信号を一方の入力とする
位相比較器を備え、上記位相比較器の出力をチャージポ
ンプの入力に接続し、上記チャージポンプの出力を、上
記チャージポンプ出力電圧をアナログ電圧に変換するル
ープフィルターの入力に接続し、上記ループフィルター
の出力を、入力電圧に応じて一定範囲の周波数を発振す
る電圧制御発振器の入力に接続し、上記電圧制御発振器
の出力が任意の分周段に設定出来る分周器の入力に接続
され、上記分周器の出力が、上記位相比較器の他方の入
力に接続されたPLL発振回路を構成し、上記電圧制御発
振器の出力と上記基準発振回路の出力を上記ワンチップ
マイクロコンピュータの源発振信号として切り替えるマ
イコン基準発振クロック選択回路を備え、上記マイコン
基準クロック選択回路の出力は、上記ワンチップマイク
ロコンピュータのCPUの源発振入力信号として接続さ
れ、上記CPUのPLL基準クロック選択信号は、上記PLL基
準クロック選択回路のクロック選択制御信号として接続
され、上記CPUのマイコン基準クロック選択信号は、上
記マイコン基準クロック選択回路のクロック選択制御信
号として接続され、上記ワンチップマイクロコンピュー
タの発振入力端子は、上記基準発振回路の発振入力に接
続され、上記ワンチップマイクロコンピュータの発振出
力端子は、上記基準発振回路の発振出力に接続され、上
記CPUの発振停止信号は、上記基準発振回路の発振制御
信号として接続され、上記ワンチップマイクロコンピュ
ータの発振入力端子、発振出力端子は上記ワンチップマ
イクロコンピュータのI/O制御回路の入力に各々接続さ
れ、上記発振入力端子は上記ワンチップマイクロコンピ
ュータの発振入力端子を入出力とする上記I/O制御回路
を介して上記CPUと接続され、上記発振出力端子は上記
ワンチップマイクロコンピュータの発振出力端子を入出
力とする上記I/O制御回路を介して上記CPUと接続され、
上記I/O制御回路と上記CPUはI/O制御信号で接続された
構成を有している。
【０００５】この構成により、PLL発振回路のPLL基準ク
ロックを、ワンチップマイクロコンピュータの汎用外部
端子から入力される外部基準クロック信号に選択するこ
とにより、上記外部基準クロック信号にフェーズロック
したPLL発振回路の出力をCPUに源発振として供給するこ
とにより、ワンチップマイクロコンピュータの基準発振
回路を停止することが出来、低消費電力化を図る作用を
有する。また、発振回路を停止することにより、上記発
振回路に接続されたワンチップマイクロコンピュータの
発振入力端子、発振出力端子を発振端子以外の汎用入出
力端子として切り替え、端子の多機能化作用を有する。
ロックを、ワンチップマイクロコンピュータの汎用外部
端子から入力される外部基準クロック信号に選択するこ
とにより、上記外部基準クロック信号にフェーズロック
したPLL発振回路の出力をCPUに源発振として供給するこ
とにより、ワンチップマイクロコンピュータの基準発振
回路を停止することが出来、低消費電力化を図る作用を
有する。また、発振回路を停止することにより、上記発
振回路に接続されたワンチップマイクロコンピュータの
発振入力端子、発振出力端子を発振端子以外の汎用入出
力端子として切り替え、端子の多機能化作用を有する。
【０００６】本発明のPLL内蔵ワンチップマイクロコン
ピュータの制御手法は、上記請求項１の構成を持つPLL
内蔵ワンチップマイクロコンピュータにおいて、CPUの
プログラム実行によって、上記PLL発振回路の基準クロ
ック信号を切り替え、上記ワンチップマイクロコンピュ
ータの汎用外部端子から入力される外部基準クロック信
号を上記PLL発振回路の基準クロック信号としてPLL発振
動作させ、上記発振出力を上記ワンチップマイクロコン
ピュータの源発振入力信号に選択し、上記ワンチップマ
イクロコンピュータの基準発振回路を停止させ、上記ワ
ンチップマイクロコンピュータ発振入力端子、発振出力
端子を汎用入出力に切り替えることを特徴とするPLL内
蔵ワンチップマイクロコンピュータの制御手法を有して
いる。この制御手法によりCPUのソフトプログラムに上
記発振制御シーケンスのプログラムを追加し、実行させ
ることにより、ワンチップマイクロコンピュータの基準
発振回路を停止することが出来、低消費電力化を図る作
用を有する。また、発振回路を停止することにより、上
記発振回路に接続されたワンチップマイクロコンピュー
タの発振入力端子、発振出力端子を発振端子以外の汎用
入出力端子として切り替え、端子の多機能化作用を有す
る。
ピュータの制御手法は、上記請求項１の構成を持つPLL
内蔵ワンチップマイクロコンピュータにおいて、CPUの
プログラム実行によって、上記PLL発振回路の基準クロ
ック信号を切り替え、上記ワンチップマイクロコンピュ
ータの汎用外部端子から入力される外部基準クロック信
号を上記PLL発振回路の基準クロック信号としてPLL発振
動作させ、上記発振出力を上記ワンチップマイクロコン
ピュータの源発振入力信号に選択し、上記ワンチップマ
イクロコンピュータの基準発振回路を停止させ、上記ワ
ンチップマイクロコンピュータ発振入力端子、発振出力
端子を汎用入出力に切り替えることを特徴とするPLL内
蔵ワンチップマイクロコンピュータの制御手法を有して
いる。この制御手法によりCPUのソフトプログラムに上
記発振制御シーケンスのプログラムを追加し、実行させ
ることにより、ワンチップマイクロコンピュータの基準
発振回路を停止することが出来、低消費電力化を図る作
用を有する。また、発振回路を停止することにより、上
記発振回路に接続されたワンチップマイクロコンピュー
タの発振入力端子、発振出力端子を発振端子以外の汎用
入出力端子として切り替え、端子の多機能化作用を有す
る。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。
て、図面を用いて説明する。
【０００８】図１に示すように、本発明の第１の実施の
形態のPLL内蔵ワンチップマイクロコンピュータは、基
準発振回路１を備え、上記基準発振回路１の出力SR1と
ワンチップマイクロコンピュータの汎用外部端子２から
入力される外部基準クロック信号SR2を選択するPLL基準
クロック選択回路３を備え、上記PLL基準クロック選択
回路３の出力SR3を基準クロックとするPLL発振回路とし
て、上記PLL基準クロック信号SR3を一方の入力とする位
相比較器４を備え、上記位相比較器４の出力SR4をチャ
ージポンプ５の入力に接続し、上記チャージポンプ５の
出力S5を、上記チャージポンプの出力電圧をアナログ電
圧に変換するループフィルター６の入力に接続し、上記
ループフィルター６の出力S6を、入力電圧に応じて一定
範囲の周波数を発振する電圧制御発振器７の入力に接続
し、上記電圧制御発振器７の出力S7が任意の分周段に設
定出来る分周器８の入力に接続され、上記分周器８の出
力S8が、上記位相比較器４の他方の入力に接続されたPL
L発振回路９を構成し、上記電圧制御発振器７の出力S7
と上記基準発振回路１の出力SR1を上記ワンチップマイ
クロコンピュータの源発振信号として切り替えるマイコ
ン基準発振クロック選択回路１０を備え、上記マイコン
基準クロック選択回路１０の出力S10は、上記ワンチッ
プマイクロコンピュータのCPU１１の源発振入力信号と
して接続され、上記CPU１１のPLL基準クロック選択信号
１１１は、上記PLL基準クロック選択回路３のクロック
選択制御信号として接続され、上記CPU１１のマイコン
基準クロック選択信号１１２は、上記マイコン基準クロ
ック選択回路１０のクロック選択制御信号として接続さ
れ、上記ワンチップマイクロコンピュータの発振入力端
子１３は、上記基準発振回路１の発振入力に接続され、
上記ワンチップマイクロコンピュータの発振出力端子１
４は、上記基準発振回路１の発振出力に接続され、上記
CPU１１の発振停止信号１１３は、上記基準発振回路１
の発振制御信号として接続され、上記ワンチップマイク
ロコンピュータの発振入力端子１３、発振出力端子１４
は上記ワンチップマイクロコンピュータのI/O制御回路
１２の入力に各々接続され、上記発振入力端子は上記ワ
ンチップマイクロコンピュータの発振入力端子１３を入
出力とする上記I/O制御回路１２を介して上記CPU１１と
接続され、上記発振出力端子は上記ワンチップマイクロ
コンピュータの発振出力端子１４を入出力とする上記I/
O制御回路１２を介して上記CPU１１と接続され、上記I/
O制御回路１２と上記CPU１１はI/O制御信号１１４で接
続された構成を有している。
形態のPLL内蔵ワンチップマイクロコンピュータは、基
準発振回路１を備え、上記基準発振回路１の出力SR1と
ワンチップマイクロコンピュータの汎用外部端子２から
入力される外部基準クロック信号SR2を選択するPLL基準
クロック選択回路３を備え、上記PLL基準クロック選択
回路３の出力SR3を基準クロックとするPLL発振回路とし
て、上記PLL基準クロック信号SR3を一方の入力とする位
相比較器４を備え、上記位相比較器４の出力SR4をチャ
ージポンプ５の入力に接続し、上記チャージポンプ５の
出力S5を、上記チャージポンプの出力電圧をアナログ電
圧に変換するループフィルター６の入力に接続し、上記
ループフィルター６の出力S6を、入力電圧に応じて一定
範囲の周波数を発振する電圧制御発振器７の入力に接続
し、上記電圧制御発振器７の出力S7が任意の分周段に設
定出来る分周器８の入力に接続され、上記分周器８の出
力S8が、上記位相比較器４の他方の入力に接続されたPL
L発振回路９を構成し、上記電圧制御発振器７の出力S7
と上記基準発振回路１の出力SR1を上記ワンチップマイ
クロコンピュータの源発振信号として切り替えるマイコ
ン基準発振クロック選択回路１０を備え、上記マイコン
基準クロック選択回路１０の出力S10は、上記ワンチッ
プマイクロコンピュータのCPU１１の源発振入力信号と
して接続され、上記CPU１１のPLL基準クロック選択信号
１１１は、上記PLL基準クロック選択回路３のクロック
選択制御信号として接続され、上記CPU１１のマイコン
基準クロック選択信号１１２は、上記マイコン基準クロ
ック選択回路１０のクロック選択制御信号として接続さ
れ、上記ワンチップマイクロコンピュータの発振入力端
子１３は、上記基準発振回路１の発振入力に接続され、
上記ワンチップマイクロコンピュータの発振出力端子１
４は、上記基準発振回路１の発振出力に接続され、上記
CPU１１の発振停止信号１１３は、上記基準発振回路１
の発振制御信号として接続され、上記ワンチップマイク
ロコンピュータの発振入力端子１３、発振出力端子１４
は上記ワンチップマイクロコンピュータのI/O制御回路
１２の入力に各々接続され、上記発振入力端子は上記ワ
ンチップマイクロコンピュータの発振入力端子１３を入
出力とする上記I/O制御回路１２を介して上記CPU１１と
接続され、上記発振出力端子は上記ワンチップマイクロ
コンピュータの発振出力端子１４を入出力とする上記I/
O制御回路１２を介して上記CPU１１と接続され、上記I/
O制御回路１２と上記CPU１１はI/O制御信号１１４で接
続された構成を有している。
【０００９】以上のように構成された第１の実施の形態
のPLL内蔵ワンチップマイクロコンピュータについて、
その動作を説明する。
のPLL内蔵ワンチップマイクロコンピュータについて、
その動作を説明する。
【００１０】図１に示すワンチップマイクロコンピュー
タ上に発振入力端子１３、発振出力端子１４を設けた基
準発振回路１が電源投入後、発振を開始し、マイコン基
準発振クロック選択回路１０の初期状態において、マイ
コン基準クロック選択回路１０の出力S10は、上記基準
発振回路１の出力SR1を選択し、CPU１１の源発振入力に
供給される。
タ上に発振入力端子１３、発振出力端子１４を設けた基
準発振回路１が電源投入後、発振を開始し、マイコン基
準発振クロック選択回路１０の初期状態において、マイ
コン基準クロック選択回路１０の出力S10は、上記基準
発振回路１の出力SR1を選択し、CPU１１の源発振入力に
供給される。
【００１１】上記CPU１１によりPLL基準クロック選択信
号１１１を制御し、PLL基準クロック選択回路３の出力S
R3は、上記ワンチップマイクロコンピュータの汎用外部
端子２から入力される外部基準クロック信号SR2を選択
し、位相比較器４にPLL基準クロックとして入力され
る。位相比較器４のもう一方の入力は、PLL発振回路９
における電圧制御発振器７によって発生した発振出力S7
が分周器８を通して入力され、位相比較器４は、上記２
つのクロックの位相を比較し、チャージポンプ５を介し
て、PLL基準クロックSR2に対する位相進み信号または位
相遅れ信号をチャージポンプ５の出力S5として出力し、
上記チャージポンプ５の出力S5はループフィルター６を
介してアナログ電圧に変換され、電圧制御発振器７に入
力され、分周器８の出力S8が、PLL基準クロックSR2にフ
ェーズロックした発振周波数が得られるように上記電圧
制御発振器７の入力電圧がフィードバック制御され、結
果として一定周波数の電圧制御発振器７の出力S7が得ら
れ、上記CPU１１よりマイコン基準クロック選択信号１
１２を制御し、マイコン基準クロック選択回路１０の出
力S10をPLL発振回路９の出力S7に切り替え、CPU１１の
源発振として入力される。上記状態においてCPU１１
は、上記ワンチップマイクロコンピュータの汎用外部端
子２から入力される外部基準クロック信号SR2にフェー
ズロックしたPLL発振回路の出力S7を源発振として使用
しており、CPUの源発振として使用していない基準発振
回路１を、上記CPU１１の発振停止信号１１３をアクテ
ィブにして、基準発振回路１を停止させる。よって、ワ
ンチップマイクロコンピュータにおいて、消費電力の大
きい２つの発振回路の基準発振回路１、PLL発振回路９
のうち、基準発振回路１を停止させ消費電力の低減を図
ることが出来る。また、上記状態において、ワンチップ
マイクロコンピュータ発振入力端子１３、発振出力端子
１４は発振端子として使用していないため、CPU１１よ
りI/O制御信号１１４を制御し、ワンチップマイクロコ
ンピュータのI/O制御回路１２を介して、ワンチップマ
イクロコンピュータの発振入力端子１３を上記CPU入出
力信号１１５に、上記ワンチップマイクロコンピュータ
の発振出力端子１４を上記CPU入出力信号１１６に割り
当て、上記発振端子を通常の汎用入出力端子に切り替え
使用することが出来る。なお、上記説明ではPLL発振回
路のPLL基準クロック信号を、ワンチップマイクロコン
ピュータの汎用外部端子２と述べたが、上記端子はワン
チップマイクロコンピュータ上の任意の端子で成り立つ
ことは言うまでもない。
号１１１を制御し、PLL基準クロック選択回路３の出力S
R3は、上記ワンチップマイクロコンピュータの汎用外部
端子２から入力される外部基準クロック信号SR2を選択
し、位相比較器４にPLL基準クロックとして入力され
る。位相比較器４のもう一方の入力は、PLL発振回路９
における電圧制御発振器７によって発生した発振出力S7
が分周器８を通して入力され、位相比較器４は、上記２
つのクロックの位相を比較し、チャージポンプ５を介し
て、PLL基準クロックSR2に対する位相進み信号または位
相遅れ信号をチャージポンプ５の出力S5として出力し、
上記チャージポンプ５の出力S5はループフィルター６を
介してアナログ電圧に変換され、電圧制御発振器７に入
力され、分周器８の出力S8が、PLL基準クロックSR2にフ
ェーズロックした発振周波数が得られるように上記電圧
制御発振器７の入力電圧がフィードバック制御され、結
果として一定周波数の電圧制御発振器７の出力S7が得ら
れ、上記CPU１１よりマイコン基準クロック選択信号１
１２を制御し、マイコン基準クロック選択回路１０の出
力S10をPLL発振回路９の出力S7に切り替え、CPU１１の
源発振として入力される。上記状態においてCPU１１
は、上記ワンチップマイクロコンピュータの汎用外部端
子２から入力される外部基準クロック信号SR2にフェー
ズロックしたPLL発振回路の出力S7を源発振として使用
しており、CPUの源発振として使用していない基準発振
回路１を、上記CPU１１の発振停止信号１１３をアクテ
ィブにして、基準発振回路１を停止させる。よって、ワ
ンチップマイクロコンピュータにおいて、消費電力の大
きい２つの発振回路の基準発振回路１、PLL発振回路９
のうち、基準発振回路１を停止させ消費電力の低減を図
ることが出来る。また、上記状態において、ワンチップ
マイクロコンピュータ発振入力端子１３、発振出力端子
１４は発振端子として使用していないため、CPU１１よ
りI/O制御信号１１４を制御し、ワンチップマイクロコ
ンピュータのI/O制御回路１２を介して、ワンチップマ
イクロコンピュータの発振入力端子１３を上記CPU入出
力信号１１５に、上記ワンチップマイクロコンピュータ
の発振出力端子１４を上記CPU入出力信号１１６に割り
当て、上記発振端子を通常の汎用入出力端子に切り替え
使用することが出来る。なお、上記説明ではPLL発振回
路のPLL基準クロック信号を、ワンチップマイクロコン
ピュータの汎用外部端子２と述べたが、上記端子はワン
チップマイクロコンピュータ上の任意の端子で成り立つ
ことは言うまでもない。
【００１２】図２は本発明の第２の実施形態の上記請求
項１の構成を持つPLL内蔵ワンチップマイクロコンピュ
ータの制御手法を示し、その制御手法の動作手順につい
て説明する。
項１の構成を持つPLL内蔵ワンチップマイクロコンピュ
ータの制御手法を示し、その制御手法の動作手順につい
て説明する。
【００１３】ワンチップマイクロコンピュータが実行す
るソフトプログラムは、発振制御動作プログラムとユー
ザプログラムから成り立ち、図２の本制御手法は、ワン
チップマイクロコンピュータがユーザプログラムを実行
する前に、発振制御動作プログラムを実行し、所定の発
振制御、I/O制御を行った後、ユーザプログラムを実行
する手順をふむ。
るソフトプログラムは、発振制御動作プログラムとユー
ザプログラムから成り立ち、図２の本制御手法は、ワン
チップマイクロコンピュータがユーザプログラムを実行
する前に、発振制御動作プログラムを実行し、所定の発
振制御、I/O制御を行った後、ユーザプログラムを実行
する手順をふむ。
【００１４】ワンチップマイクロコンピュータにおい
て、電源投入後、基準発振回路が発振を開始し、上記発
振出力を源発振としてワンチップマイクロコンピュータ
のCPUが動作し、以下の発振制御動作プログラムを実行
する。
て、電源投入後、基準発振回路が発振を開始し、上記発
振出力を源発振としてワンチップマイクロコンピュータ
のCPUが動作し、以下の発振制御動作プログラムを実行
する。
【００１５】まずPLL発振回路を使用しない場合は、上
記基準発振回路の発振出力を上記ワンチップマイクロコ
ンピュータの源発振として、ユーザプログラムを実行す
る。
記基準発振回路の発振出力を上記ワンチップマイクロコ
ンピュータの源発振として、ユーザプログラムを実行す
る。
【００１６】PLL発振回路を使用し、かつPLL基準クロッ
クとして、上記ワンチップマイクロコンピュータの汎用
外部端子から入力される外部基準クロック信号を選択す
る場合は、上記CPUによるプログラム実行により、PLL基
準クロック選択回路を制御し、上記ワンチップマイクロ
コンピュータの汎用外部端子から入力される外部基準ク
ロック信号を、位相比較器にPLL基準クロックとして入
力することによって、PLL発振回路を動作させる。次に
上記CPUによるプログラム実行により、マイコン基準ク
ロック選択回路を制御し、PLL発振回路の出力を、CPUの
源発振として入力させる。次に上記CPUによるプログラ
ム実行により、上記CPUの発振停止信号を制御して、基
準発振回路を停止させる。次に上記CPUによるプログラ
ム実行により、I/O制御信号を制御し、ワンチップマイ
クロコンピュータのI/O制御回路を介して、ワンチップ
マイクロコンピュータの発振入力端子、出力端子を通常
の汎用入出力端子に切り替える。次にユーザプログラム
を実行する。
クとして、上記ワンチップマイクロコンピュータの汎用
外部端子から入力される外部基準クロック信号を選択す
る場合は、上記CPUによるプログラム実行により、PLL基
準クロック選択回路を制御し、上記ワンチップマイクロ
コンピュータの汎用外部端子から入力される外部基準ク
ロック信号を、位相比較器にPLL基準クロックとして入
力することによって、PLL発振回路を動作させる。次に
上記CPUによるプログラム実行により、マイコン基準ク
ロック選択回路を制御し、PLL発振回路の出力を、CPUの
源発振として入力させる。次に上記CPUによるプログラ
ム実行により、上記CPUの発振停止信号を制御して、基
準発振回路を停止させる。次に上記CPUによるプログラ
ム実行により、I/O制御信号を制御し、ワンチップマイ
クロコンピュータのI/O制御回路を介して、ワンチップ
マイクロコンピュータの発振入力端子、出力端子を通常
の汎用入出力端子に切り替える。次にユーザプログラム
を実行する。
【００１７】PLL発振回路を使用し、かつPLL基準クロッ
クとして、基準発振回路の発振出力を選択する場合は、
上記CPUによるプログラム実行により、PLL基準クロック
選択回路を制御し、上記基準発振回路の発振出力を、位
相比較器にPLL基準クロックとして入力することによっ
て、PLL発振回路を動作させる。次に上記CPUによるプロ
グラム実行により、マイコン基準クロック選択回路を制
御し、PLL発振回路の出力を、CPUの源発振として入力さ
せる。次にユーザプログラムを実行する。上記のように
本発明の第２の実施形態のPLL内蔵ワンチップマイクロ
コンピュータの制御手法は、発振制御動作プログラムと
ユーザプログラムから成り立つソフトプログラムにおい
て、まず、発振制御動作プログラムを実行し、所定の発
振制御、I/O制御を行った後、ユーザプログラムを実行
することによって、上記請求項１の構成を持つPLL内蔵
ワンチップマイクロコンピュータの制御を実現すること
が出来る。なお、上記プログラム実行による制御手法に
よれば、上記に述べたように、ワンチップマイクロコン
ピュータの源発振としては、基準発振回路のクロック信
号、ワンチップマイクロコンピュータの汎用外部端子か
ら入力される外部基準クロック信号にフェーズロックし
たPLL発振回路のクロック信号、基準発振回路のクロッ
ク信号にフェーズロックしたPLL発振回路のクロック信
号より、システムにあった任意のクロック信号を選択す
ることが出来、システム設計上の自由度が広がるという
効果も得られる。
クとして、基準発振回路の発振出力を選択する場合は、
上記CPUによるプログラム実行により、PLL基準クロック
選択回路を制御し、上記基準発振回路の発振出力を、位
相比較器にPLL基準クロックとして入力することによっ
て、PLL発振回路を動作させる。次に上記CPUによるプロ
グラム実行により、マイコン基準クロック選択回路を制
御し、PLL発振回路の出力を、CPUの源発振として入力さ
せる。次にユーザプログラムを実行する。上記のように
本発明の第２の実施形態のPLL内蔵ワンチップマイクロ
コンピュータの制御手法は、発振制御動作プログラムと
ユーザプログラムから成り立つソフトプログラムにおい
て、まず、発振制御動作プログラムを実行し、所定の発
振制御、I/O制御を行った後、ユーザプログラムを実行
することによって、上記請求項１の構成を持つPLL内蔵
ワンチップマイクロコンピュータの制御を実現すること
が出来る。なお、上記プログラム実行による制御手法に
よれば、上記に述べたように、ワンチップマイクロコン
ピュータの源発振としては、基準発振回路のクロック信
号、ワンチップマイクロコンピュータの汎用外部端子か
ら入力される外部基準クロック信号にフェーズロックし
たPLL発振回路のクロック信号、基準発振回路のクロッ
ク信号にフェーズロックしたPLL発振回路のクロック信
号より、システムにあった任意のクロック信号を選択す
ることが出来、システム設計上の自由度が広がるという
効果も得られる。
【００１８】
【発明の効果】以上説明したように、本発明はＰＬＬ発
振回路のPLL基準クロックをワンチップマイクロコンピ
ュータの汎用外部端子から入力される外部基準クロック
信号に選択することにより、上記外部基準クロック信号
にフェーズロックしたPLL発振回路の出力をCPUに源発振
として供給し、ワンチップマイクロコンピュータの基準
発振回路を停止することによって、低消費電力化が図
れ、また、発振回路を停止することにより、上記発振回
路に接続されたワンチップマイクロコンピュータ発振入
力端子、発振出力端子を発振端子以外の汎用入出力端子
として切り替え、端子の多機能化を図る効果も併せ持つ
すぐれた効果を有するPLL内蔵ワンチップマイクロコン
ピュータを提供することが出来るものである。
振回路のPLL基準クロックをワンチップマイクロコンピ
ュータの汎用外部端子から入力される外部基準クロック
信号に選択することにより、上記外部基準クロック信号
にフェーズロックしたPLL発振回路の出力をCPUに源発振
として供給し、ワンチップマイクロコンピュータの基準
発振回路を停止することによって、低消費電力化が図
れ、また、発振回路を停止することにより、上記発振回
路に接続されたワンチップマイクロコンピュータ発振入
力端子、発振出力端子を発振端子以外の汎用入出力端子
として切り替え、端子の多機能化を図る効果も併せ持つ
すぐれた効果を有するPLL内蔵ワンチップマイクロコン
ピュータを提供することが出来るものである。
【図１】本発明の第１の実施の形態のPLL内蔵ワンチッ
プマイクロコンピュータを示すブロック図
プマイクロコンピュータを示すブロック図
【図２】本発明の第２の実施の形態のPLL内蔵ワンチッ
プマイクロコンピュータの制御手法を示す図
プマイクロコンピュータの制御手法を示す図
【図３】従来のPLL内蔵ワンチップマイクロコンピュー
タを示すブロック図
タを示すブロック図
１ 基準発振回路 SR1 上記基準発振回路１の出力 ２ ワンチップマイクロコンピュータの汎用外部端子 SR2 外部基準クロック信号 ３ PLL基準クロック選択回路 SR3 PLL基準クロック選択回路３の出力 ４ 位相比較器 SR4 位相比較器４の出力 ５ チャージポンプ S5 チャージポンプ５の出力 ６ ループフィルター S6 ループフィルター６の出力 ７ 電圧制御発振器 S7 電圧制御発振器７の出力 ８ 分周器 S8 分周器８の出力 ９ PLL発振回路 １０ マイコン基準発振クロック選択回路 S10 マイコン基準クロック選択回路１０の出力 １１ ワンチップマイクロコンピュータのCPU １２ ワンチップマイクロコンピュータのI/O制御回路 １３ ワンチップマイクロコンピュータ発振入力端子 １４ ワンチップマイクロコンピュータの発振出力端子 １１１ CPU１１のPLL基準クロック選択信号 １１２ CPU１１のマイコン基準クロック選択信号 １１３ CPU１１の発振停止信号 １１４ I/O制御信号 １１５ 発振入力端子１３を入出力とするCPU入出力信
号 １１６ 発振出力端子１４を入出力とするCPU入出力信
号 ３１ 基準発振回路 S31 上記基準発振回路３１の出力 ３２ 位相比較器 S32 位相比較器３２の出力 ３３ チャージポンプ S33 チャージポンプ３３の出力 ３４ ループフィルター S34 ループフィルター３４の出力 ３５ 電圧制御発振器 S35 電圧制御発振器３５の出力 ３６ 分周器 S36 分周器３６の出力 ３７ PLL発振回路 ３８ ワンチップマイクロコンピュータのCPU ３９ ワンチップマイクロコンピュータ発振入力端子 ４０ ワンチップマイクロコンピュータの発振出力端子
号 １１６ 発振出力端子１４を入出力とするCPU入出力信
号 ３１ 基準発振回路 S31 上記基準発振回路３１の出力 ３２ 位相比較器 S32 位相比較器３２の出力 ３３ チャージポンプ S33 チャージポンプ３３の出力 ３４ ループフィルター S34 ループフィルター３４の出力 ３５ 電圧制御発振器 S35 電圧制御発振器３５の出力 ３６ 分周器 S36 分周器３６の出力 ３７ PLL発振回路 ３８ ワンチップマイクロコンピュータのCPU ３９ ワンチップマイクロコンピュータ発振入力端子 ４０ ワンチップマイクロコンピュータの発振出力端子
Claims (2)
- 【請求項１】 ワンチップマイクロコンピュータにおい
て、基準発振回路を備え、上記基準発振回路の出力と上
記ワンチップマイクロコンピュータの汎用外部端子から
入力される外部基準クロック信号を選択するPLL基準ク
ロック選択回路を備え、上記PLL基準クロック選択回路
の出力を基準クロックとするPLL発振回路として、上記P
LL基準クロック信号を一方の入力とする位相比較器を備
え、上記位相比較器の出力をチャージポンプの入力に接
続し、上記チャージポンプの出力を、上記チャージポン
プ出力電圧をアナログ電圧に変換するループフィルター
の入力に接続し、上記ループフィルターの出力を、入力
電圧に応じて一定範囲の周波数を発振する電圧制御発振
器の入力に接続し、上記電圧制御発振器の出力が任意の
分周段に設定出来る分周器の入力に接続され、上記分周
器の出力が、上記位相比較器の他方の入力に接続された
PLL発振回路を構成し、上記電圧制御発振器の出力と上
記基準発振回路の出力を上記ワンチップマイクロコンピ
ュータの源発振信号として切り替えるマイコン基準発振
クロック選択回路を備え、上記マイコン基準クロック選
択回路の出力は、上記ワンチップマイクロコンピュータ
のCPUの源発振入力信号として接続され、上記CPUのPLL
基準クロック選択信号は、上記PLL基準クロック選択回
路のクロック選択制御信号として接続され、上記CPUの
マイコン基準クロック選択信号は、上記マイコン基準ク
ロック選択回路のクロック選択制御信号として接続さ
れ、上記ワンチップマイクロコンピュータの発振入力端
子は、上記基準発振回路の発振入力に接続され、上記ワ
ンチップマイクロコンピュータの発振出力端子は、上記
基準発振回路の発振出力に接続され、上記CPUの発振停
止信号は、上記基準発振回路の発振制御信号として接続
され、上記ワンチップマイクロコンピュータの発振入力
端子、発振出力端子は上記ワンチップマイクロコンピュ
ータのI/O制御回路の入力に各々接続され、上記発振入
力端子は上記ワンチップマイクロコンピュータの発振入
力端子を入出力とする上記I/O制御回路を介して上記CPU
と接続され、上記発振出力端子は上記ワンチップマイク
ロコンピュータの発振出力端子を入出力とする上記I/O
制御回路を介して上記CPUと接続され、上記I/O制御回路
と上記CPUはI/O制御信号で接続されたことを特徴とする
PLL内蔵ワンチップマイクロコンピュータ。 - 【請求項２】 上記請求項１の構成を持つPLL内蔵ワン
チップマイクロコンピュータの制御手法において、CPU
のプログラム実行によって、上記PLL発振回路の基準ク
ロック信号を切り替え、上記ワンチップマイクロコンピ
ュータの汎用外部端子から入力される外部基準クロック
信号を上記PLL発振回路の基準クロック信号としてPLL発
振動作させ、上記発振出力を上記ワンチップマイクロコ
ンピュータの源発振入力信号に選択し、上記ワンチップ
マイクロコンピュータの基準発振回路を停止させ、上記
ワンチップマイクロコンピュータの発振入力端子、発振
出力端子を汎用入出力に切り替えることを特徴とするPL
L内蔵ワンチップマイクロコンピュータの制御手法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014520A JP2001202154A (ja) | 2000-01-24 | 2000-01-24 | Ｐｌｌ内蔵ワンチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014520A JP2001202154A (ja) | 2000-01-24 | 2000-01-24 | Ｐｌｌ内蔵ワンチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001202154A true JP2001202154A (ja) | 2001-07-27 |
Family
ID=18541970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014520A Pending JP2001202154A (ja) | 2000-01-24 | 2000-01-24 | Ｐｌｌ内蔵ワンチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001202154A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382681B2 (en) | 2003-07-30 | 2008-06-03 | Renesas Technology Corp. | Semiconductor integrated circuit |
| JP2009296571A (ja) * | 2008-06-08 | 2009-12-17 | Advantest Corp | 発振器および位相同期回路のループ帯域補正方法 |
| JP2013097518A (ja) * | 2011-10-31 | 2013-05-20 | Kyocera Document Solutions Inc | 演算処理装置及び演算処理システム |
-
2000
- 2000-01-24 JP JP2000014520A patent/JP2001202154A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7382681B2 (en) | 2003-07-30 | 2008-06-03 | Renesas Technology Corp. | Semiconductor integrated circuit |
| JP2009296571A (ja) * | 2008-06-08 | 2009-12-17 | Advantest Corp | 発振器および位相同期回路のループ帯域補正方法 |
| JP2013097518A (ja) * | 2011-10-31 | 2013-05-20 | Kyocera Document Solutions Inc | 演算処理装置及び演算処理システム |
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