JP3295518B2 - モータ制御回路 - Google Patents
モータ制御回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、複数相のパルス幅変調
信号でモータを駆動し、該パルス幅変調信号のデューテ
ィ比をＣＰＵによって可変することによりモータの回転
速度を制御するモータ制御回路に関する。
信号でモータを駆動し、該パルス幅変調信号のデューテ
ィ比をＣＰＵによって可変することによりモータの回転
速度を制御するモータ制御回路に関する。
【０００２】
【従来の技術】この種のモータ制御回路は、パルス幅変
調（以下ＰＷＭと略称する）波形生成回路を有し、この
ＰＷＭ波形生成回路にレジスタを有し、このレジスタに
コンピュータ（以下、ＭＣＵと略称する）からデューテ
ィ比データを書き込み、これによりＰＷＭ信号のデュー
ティ比を可変し、モータの回転速度を制御している。
調（以下ＰＷＭと略称する）波形生成回路を有し、この
ＰＷＭ波形生成回路にレジスタを有し、このレジスタに
コンピュータ（以下、ＭＣＵと略称する）からデューテ
ィ比データを書き込み、これによりＰＷＭ信号のデュー
ティ比を可変し、モータの回転速度を制御している。
【０００３】また、ＰＷＭ波形生成回路のレジスタへの
デューティ比データの書き込みはＰＷＭ信号の周期毎に
モータ制御回路からＭＣＵに割り込みをかけ、これによ
りＭＣＵを起動し、このＭＣＵの割り込みルーチンでソ
フト的にモータの前記レジスタにデューティ比データを
書き込んでいる。
デューティ比データの書き込みはＰＷＭ信号の周期毎に
モータ制御回路からＭＣＵに割り込みをかけ、これによ
りＭＣＵを起動し、このＭＣＵの割り込みルーチンでソ
フト的にモータの前記レジスタにデューティ比データを
書き込んでいる。
【０００４】
【発明が解決しようとする課題】上述した従来のモータ
制御回路において、すなわちモータを駆動するためのＰ
ＷＭ波形生成回路を有したＭＣＵにおいて、交流モータ
を駆動する場合のＰＷＭ周波数には限界があった。すな
わち、ＰＷＭ周波数の上限値は交流モータを駆動する場
合、デューティ比を決定するための計算時間およびＭＣ
Ｕ自体の計算速度に依存し、ＰＷＭ周波数を設定するレ
ジスタにいくら高いＰＷＭ周波数が設定可能であろうと
現実には不可能であった。また、ソフトウェアの処理に
よりＰＷＭ周波数をあげることは可能であったが、モー
タ制御にＭＣＵの計算時間が奪われ、モータ以外の制御
に影響があった。
制御回路において、すなわちモータを駆動するためのＰ
ＷＭ波形生成回路を有したＭＣＵにおいて、交流モータ
を駆動する場合のＰＷＭ周波数には限界があった。すな
わち、ＰＷＭ周波数の上限値は交流モータを駆動する場
合、デューティ比を決定するための計算時間およびＭＣ
Ｕ自体の計算速度に依存し、ＰＷＭ周波数を設定するレ
ジスタにいくら高いＰＷＭ周波数が設定可能であろうと
現実には不可能であった。また、ソフトウェアの処理に
よりＰＷＭ周波数をあげることは可能であったが、モー
タ制御にＭＣＵの計算時間が奪われ、モータ以外の制御
に影響があった。
【０００５】更に、直流モータを駆動する場合には、３
相の出力パルス幅は等しくてよいが、従来は３相の比較
レジスタの各々に等しいデータを書き込んでいたため、
その分ＭＣＵの負荷が増大するという問題があった。
相の出力パルス幅は等しくてよいが、従来は３相の比較
レジスタの各々に等しいデータを書き込んでいたため、
その分ＭＣＵの負荷が増大するという問題があった。
【０００６】本発明は、上記に鑑みてなされたもので、
その目的とするところは、パルス幅変調信号のデューテ
ィ比データをレジスタに書き込む周期をＭＣＵの負荷状
態に応じて可変し、ＭＣＵの負荷を軽減し得るモータ制
御回路を提供することにある。
その目的とするところは、パルス幅変調信号のデューテ
ィ比データをレジスタに書き込む周期をＭＣＵの負荷状
態に応じて可変し、ＭＣＵの負荷を軽減し得るモータ制
御回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のモータ制御回路は、複数相のパルス幅変調
信号でモータを駆動し、該パルス幅変調信号のデューテ
ィ比をＣＰＵによって可変することによりモータの回転
速度を制御するモータ制御回路であって、複数相のパル
ス幅変調信号の各々に対応して設けられ、該複数相のパ
ルス幅変調信号の各々のデューティ比を決定するための
デューティ比データを蓄積する複数のレジスタと、複数
相のパルス幅変調信号の周期に基づく時間でＣＰＵに割
り込みをかける割り込み手段と、ＣＰＵは前記割り込み
手段によって割り込みをかけられた場合、複数相のパル
ス幅変調信号の各々のデューティ比を決定するためのデ
ューティ比データを前記複数のレジスタにそれぞれ設定
するデューティ比データ設定手段と、前記複数のレジス
タに蓄積されたデューティ比データに基づいて複数相の
パルス幅変調信号の各々のデューティ比を制御し、この
制御されたデューティ比の複数相のパルス幅変調信号を
出力するパルス幅変調信号出力手段と、該パルス幅変調
信号出力手段から出力された複数相のパルス幅変調信号
によってモータを制御する制御手段と、前記割り込み手
段がＣＰＵに割り込みをかける時間を可変すべく前記割
り込み手段を制御する割り込み時間制御手段とを有する
ことを要旨とする。
め、本発明のモータ制御回路は、複数相のパルス幅変調
信号でモータを駆動し、該パルス幅変調信号のデューテ
ィ比をＣＰＵによって可変することによりモータの回転
速度を制御するモータ制御回路であって、複数相のパル
ス幅変調信号の各々に対応して設けられ、該複数相のパ
ルス幅変調信号の各々のデューティ比を決定するための
デューティ比データを蓄積する複数のレジスタと、複数
相のパルス幅変調信号の周期に基づく時間でＣＰＵに割
り込みをかける割り込み手段と、ＣＰＵは前記割り込み
手段によって割り込みをかけられた場合、複数相のパル
ス幅変調信号の各々のデューティ比を決定するためのデ
ューティ比データを前記複数のレジスタにそれぞれ設定
するデューティ比データ設定手段と、前記複数のレジス
タに蓄積されたデューティ比データに基づいて複数相の
パルス幅変調信号の各々のデューティ比を制御し、この
制御されたデューティ比の複数相のパルス幅変調信号を
出力するパルス幅変調信号出力手段と、該パルス幅変調
信号出力手段から出力された複数相のパルス幅変調信号
によってモータを制御する制御手段と、前記割り込み手
段がＣＰＵに割り込みをかける時間を可変すべく前記割
り込み手段を制御する割り込み時間制御手段とを有する
ことを要旨とする。
【０００８】また、本発明のモータ制御回路は、前記割
り込み時間制御手段が複数相のパルス幅変調信号の周期
を整数倍した周期で前記ＣＰＵに対する割り込みを行う
べく前記割り込み手段を制御するとともに、前記パルス
幅変調信号の周期を整数倍する倍率を可変する手段を有
することを要旨とする。
り込み時間制御手段が複数相のパルス幅変調信号の周期
を整数倍した周期で前記ＣＰＵに対する割り込みを行う
べく前記割り込み手段を制御するとともに、前記パルス
幅変調信号の周期を整数倍する倍率を可変する手段を有
することを要旨とする。
【０００９】
【００１０】
【００１１】
【作用】本発明のモータ制御回路では、複数相のパルス
幅変調信号の周期に基づく時間でＣＰＵに割り込みをか
けるとともに、ＣＰＵに割り込みをかける前記時間を可
変し、ＣＰＵは割り込みをかけられた場合、複数相のパ
ルス幅変調信号の各々のデューティ比を決定するための
デューティ比データを複数のレジスタにそれぞれ設定し
ている。
幅変調信号の周期に基づく時間でＣＰＵに割り込みをか
けるとともに、ＣＰＵに割り込みをかける前記時間を可
変し、ＣＰＵは割り込みをかけられた場合、複数相のパ
ルス幅変調信号の各々のデューティ比を決定するための
デューティ比データを複数のレジスタにそれぞれ設定し
ている。
【００１２】また、本発明のモータ制御回路では、複数
相のパルス幅変調信号の周期を整数倍した周期でＣＰＵ
に対する割り込みを行うとともに、整数倍する倍率を可
変している。
相のパルス幅変調信号の周期を整数倍した周期でＣＰＵ
に対する割り込みを行うとともに、整数倍する倍率を可
変している。
【００１３】
【００１４】
【００１５】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は、本発明の一実施例に係わるモータ制御回路
に使用される波形合成回路の構成を示すブロック図であ
る。同図に示すモータ制御回路に使用される波形合成回
路２１は、交流モータおよび直流モータを駆動する波形
を出力し得るＰＷＭ波形生成回路１、該ＰＷＭ波形生成
回路１から出力されるＵ，Ｖ，Ｗ相ＰＷＭ出力信号６
Ｕ，６Ｖ，６Ｗを供給され、Ｕ，Ｖ，Ｗ相上下相出力信
号８Ｕ，８Ｖ，８Ｗを出力する出力制御回路２、および
割り込みベクタ生成回路３から構成されている。ＰＷＭ
波形生成回路１は、ＰＷＭ周期の基準となるカウンタ
４、後述するようにデューティ比データを設定され、該
デューティ比データを前記カウンタ４のカウント値と比
較するＵ相コンパレータ・レジスタ５Ｕ、Ｖ相コンパレ
ータ・レジスタ５Ｖ、Ｗ相コンパレータ・レジスタ５Ｗ
から構成され、Ｕ相ＰＷＭ出力信号６Ｕ、Ｖ相ＰＷＭ出
力信号６Ｖ、Ｗ相ＰＷＭ出力信号６Ｗを出力制御回路２
に出力し、またＰＷＭ周期信号９を割り込みベクタ生成
回路３に出力する。割り込みベクタ生成回路３は割り込
みベクタ信号１０を出力し、この割り込みベクタ信号１
０は後述するようにＭＣＵに割り込みをかける割り込み
信号として使用される。また、出力制御回路２は、ＰＷ
Ｍ波形生成回路１からＵ，Ｖ，Ｗ相ＰＷＭ出力信号６
Ｕ，６Ｖ，６Ｗを入力され、Ｕ相上下相出力信号８Ｕ、
Ｖ相上下相出力信号８Ｖ、Ｗ相上下相出力信号８Ｗを出
力する。なお、出力制御回路２は、その他としてデッド
タイムや異常時の保護などの制御が加えられる。
る。図１は、本発明の一実施例に係わるモータ制御回路
に使用される波形合成回路の構成を示すブロック図であ
る。同図に示すモータ制御回路に使用される波形合成回
路２１は、交流モータおよび直流モータを駆動する波形
を出力し得るＰＷＭ波形生成回路１、該ＰＷＭ波形生成
回路１から出力されるＵ，Ｖ，Ｗ相ＰＷＭ出力信号６
Ｕ，６Ｖ，６Ｗを供給され、Ｕ，Ｖ，Ｗ相上下相出力信
号８Ｕ，８Ｖ，８Ｗを出力する出力制御回路２、および
割り込みベクタ生成回路３から構成されている。ＰＷＭ
波形生成回路１は、ＰＷＭ周期の基準となるカウンタ
４、後述するようにデューティ比データを設定され、該
デューティ比データを前記カウンタ４のカウント値と比
較するＵ相コンパレータ・レジスタ５Ｕ、Ｖ相コンパレ
ータ・レジスタ５Ｖ、Ｗ相コンパレータ・レジスタ５Ｗ
から構成され、Ｕ相ＰＷＭ出力信号６Ｕ、Ｖ相ＰＷＭ出
力信号６Ｖ、Ｗ相ＰＷＭ出力信号６Ｗを出力制御回路２
に出力し、またＰＷＭ周期信号９を割り込みベクタ生成
回路３に出力する。割り込みベクタ生成回路３は割り込
みベクタ信号１０を出力し、この割り込みベクタ信号１
０は後述するようにＭＣＵに割り込みをかける割り込み
信号として使用される。また、出力制御回路２は、ＰＷ
Ｍ波形生成回路１からＵ，Ｖ，Ｗ相ＰＷＭ出力信号６
Ｕ，６Ｖ，６Ｗを入力され、Ｕ相上下相出力信号８Ｕ、
Ｖ相上下相出力信号８Ｖ、Ｗ相上下相出力信号８Ｗを出
力する。なお、出力制御回路２は、その他としてデッド
タイムや異常時の保護などの制御が加えられる。
【００１６】前記割り込みベクタ生成回路３は、図２に
示すように、前記ＰＷＭ波形生成回路１からＰＷＭ周期
信号９を入力されるベクタ生成回路１１およびベクタ切
替回路１２から構成されている。ベクタ生成回路１１
は、前記ＰＷＭ周期信号９に基づいて図３に示すような
ベクタｆ信号１４ａ，ベクタｆ／２信号１４ｂ，ベクタ
ｆ／４信号１４ｃを出力する。ベクタｆ信号１４ａは、
ＰＷＭ周期信号９に等しい周期を持った信号であり、ベ
クタｆ／２信号１４ｂはその倍の周期を有し、ベクタｆ
／４信号１４ｃは更にその倍の周期を有する。このよう
にベクタ生成回路１１から出力されるベクタｆ信号１４
ａ，ベクタｆ／２信号１４ｂ，ベクタｆ／４信号１４ｃ
は、ベクタ切替回路１２に供給され、割り込みモード切
り替え信号１３によっていずれかが選択され、割り込み
ベクタ信号１０として出力される。ここで、割り込みベ
クタ信号１０はＭＣＵのＣＰＵ側で割り込みをフェッチ
する回路で規定されたトリガ信号である。
示すように、前記ＰＷＭ波形生成回路１からＰＷＭ周期
信号９を入力されるベクタ生成回路１１およびベクタ切
替回路１２から構成されている。ベクタ生成回路１１
は、前記ＰＷＭ周期信号９に基づいて図３に示すような
ベクタｆ信号１４ａ，ベクタｆ／２信号１４ｂ，ベクタ
ｆ／４信号１４ｃを出力する。ベクタｆ信号１４ａは、
ＰＷＭ周期信号９に等しい周期を持った信号であり、ベ
クタｆ／２信号１４ｂはその倍の周期を有し、ベクタｆ
／４信号１４ｃは更にその倍の周期を有する。このよう
にベクタ生成回路１１から出力されるベクタｆ信号１４
ａ，ベクタｆ／２信号１４ｂ，ベクタｆ／４信号１４ｃ
は、ベクタ切替回路１２に供給され、割り込みモード切
り替え信号１３によっていずれかが選択され、割り込み
ベクタ信号１０として出力される。ここで、割り込みベ
クタ信号１０はＭＣＵのＣＰＵ側で割り込みをフェッチ
する回路で規定されたトリガ信号である。
【００１７】図４は、図１に示す波形合成回路２１を含
む波形合成器部２０を周辺回路の１つとして有するＭＣ
Ｕ３０の構成を示すブロック図である。このＭＣＵ３０
は、ＣＰＵ２５および内部バス２３を有し、この内部バ
ス２３には波形合成器部２０、およびその他の周辺回路
２７，２９が接続されている。
む波形合成器部２０を周辺回路の１つとして有するＭＣ
Ｕ３０の構成を示すブロック図である。このＭＣＵ３０
は、ＣＰＵ２５および内部バス２３を有し、この内部バ
ス２３には波形合成器部２０、およびその他の周辺回路
２７，２９が接続されている。
【００１８】波形合成器部２０は、内部バス２３を介し
てＣＰＵ２５に接続され、これにより波形合成器部２０
はＣＰＵ２５に前記割り込みベクタ信号１０によって割
り込みをかけ、ＣＰＵ２５からデューティ比データを供
給されるようになっている。
てＣＰＵ２５に接続され、これにより波形合成器部２０
はＣＰＵ２５に前記割り込みベクタ信号１０によって割
り込みをかけ、ＣＰＵ２５からデューティ比データを供
給されるようになっている。
【００１９】波形合成器部２０は、図５に示すように、
前記波形合成回路２１に加えて、波形合成器制御レジス
タ２２および各種レジスタ２４を有し、該波形合成器制
御レジスタ２２および各種レジスタ２４は内部バス２３
を介してＣＰＵ２５に接続されている。波形合成器制御
レジスタ２２は、内部バス２３を介してＣＰＵ２５から
各種コントロール信号、割り込みモード切り替え信号１
３、出力モード切り替え信号７を受け取り、これらの信
号を波形合成回路２１に供給する。また、各種レジスタ
２４は、内部バス２３を介してＣＰＵ２５から前記Ｕ，
Ｖ，Ｗ相コンパレータ・レジスタ５Ｕ，５Ｖ，５Ｗに対
するデューティ比データ等を受け取り、このデータを波
形合成回路２１内の各種制御回路、例えば前記Ｕ，Ｖ，
Ｗ相コンパレータ・レジスタ５Ｕ，５Ｖ，５Ｗ等に供給
する。
前記波形合成回路２１に加えて、波形合成器制御レジス
タ２２および各種レジスタ２４を有し、該波形合成器制
御レジスタ２２および各種レジスタ２４は内部バス２３
を介してＣＰＵ２５に接続されている。波形合成器制御
レジスタ２２は、内部バス２３を介してＣＰＵ２５から
各種コントロール信号、割り込みモード切り替え信号１
３、出力モード切り替え信号７を受け取り、これらの信
号を波形合成回路２１に供給する。また、各種レジスタ
２４は、内部バス２３を介してＣＰＵ２５から前記Ｕ，
Ｖ，Ｗ相コンパレータ・レジスタ５Ｕ，５Ｖ，５Ｗに対
するデューティ比データ等を受け取り、このデータを波
形合成回路２１内の各種制御回路、例えば前記Ｕ，Ｖ，
Ｗ相コンパレータ・レジスタ５Ｕ，５Ｖ，５Ｗ等に供給
する。
【００２０】以上のように構成されるものにおいて、次
に作用を説明する。割り込みベクタ生成回路３が、ＰＷ
Ｍ波形生成回路１から出力されるＰＷＭ周期信号９に基
づいて図３に示すようなベクタｆ信号１４ａ、ベクタｆ
／２信号１４ｂ、ベクタｆ／４信号１４ｃを発生してい
る状態において、ＭＣＵ３０のＣＰＵ２５は内部バス２
３を介して波形合成器部２０の波形合成器制御レジスタ
２２に割り込みモード切り替え信号１３を供給してい
る。この割り込みモード切り替え信号１３はベクタ信号
１４ａ，１４ｂ，１４ｃのいずれかを選択し、この選択
されたベクタ信号１４ａ，１４ｂ，１４ｃの１つが割り
込みベクタ信号１０として出力される。なお、この場合
には、一例として、割り込みベクタ信号１０としてベク
タｆ信号１４ａが選択されたものとする。この割り込み
ベクタ信号１０はＭＣＵ３０のＣＰＵ２５に割り込み信
号として供給され、これによりＣＰＵ２５に割り込みが
かかる。
に作用を説明する。割り込みベクタ生成回路３が、ＰＷ
Ｍ波形生成回路１から出力されるＰＷＭ周期信号９に基
づいて図３に示すようなベクタｆ信号１４ａ、ベクタｆ
／２信号１４ｂ、ベクタｆ／４信号１４ｃを発生してい
る状態において、ＭＣＵ３０のＣＰＵ２５は内部バス２
３を介して波形合成器部２０の波形合成器制御レジスタ
２２に割り込みモード切り替え信号１３を供給してい
る。この割り込みモード切り替え信号１３はベクタ信号
１４ａ，１４ｂ，１４ｃのいずれかを選択し、この選択
されたベクタ信号１４ａ，１４ｂ，１４ｃの１つが割り
込みベクタ信号１０として出力される。なお、この場合
には、一例として、割り込みベクタ信号１０としてベク
タｆ信号１４ａが選択されたものとする。この割り込み
ベクタ信号１０はＭＣＵ３０のＣＰＵ２５に割り込み信
号として供給され、これによりＣＰＵ２５に割り込みが
かかる。
【００２１】割り込みをかけられたＣＰＵ２５は、モー
タの回転速度を決定するデューティ比データを波形合成
器部２０の各種レジスタ２４に供給する。このデューテ
ィ比データは、各種レジスタ２４から波形合成回路２１
の前記Ｕ，Ｖ，Ｗ相コンパレータ・レジスタ５Ｕ，５
Ｖ，５Ｗに供給される。
タの回転速度を決定するデューティ比データを波形合成
器部２０の各種レジスタ２４に供給する。このデューテ
ィ比データは、各種レジスタ２４から波形合成回路２１
の前記Ｕ，Ｖ，Ｗ相コンパレータ・レジスタ５Ｕ，５
Ｖ，５Ｗに供給される。
【００２２】Ｕ，Ｖ，Ｗ相コンパレータ・レジスタ５
Ｕ，５Ｖ，５Ｗに供給されたデューティ比データは、カ
ウンタ４のカウント値と比較され、これによりそれぞれ
デューティ比の決定されたＵ，Ｖ，Ｗ相ＰＷＭ出力信号
６Ｕ，６Ｖ，６ＷがＵ，Ｖ，Ｗ相コンパレータ・レジス
タ５Ｕ，５Ｖ，５Ｗからそれぞれ出力される。このＵ，
Ｖ，Ｗ相ＰＷＭ出力信号６Ｕ，６Ｖ，６Ｗは出力制御回
路２に供給される。出力制御回路２は、これらの信号に
基づいてＵ，Ｖ，Ｗ相上下相出力信号８Ｕ，８Ｖ，８Ｗ
を出力し、これらの信号により図示しないモータ駆動回
路が制御され、モータが前記デューティ比に対応した回
転速度で回転する。
Ｕ，５Ｖ，５Ｗに供給されたデューティ比データは、カ
ウンタ４のカウント値と比較され、これによりそれぞれ
デューティ比の決定されたＵ，Ｖ，Ｗ相ＰＷＭ出力信号
６Ｕ，６Ｖ，６ＷがＵ，Ｖ，Ｗ相コンパレータ・レジス
タ５Ｕ，５Ｖ，５Ｗからそれぞれ出力される。このＵ，
Ｖ，Ｗ相ＰＷＭ出力信号６Ｕ，６Ｖ，６Ｗは出力制御回
路２に供給される。出力制御回路２は、これらの信号に
基づいてＵ，Ｖ，Ｗ相上下相出力信号８Ｕ，８Ｖ，８Ｗ
を出力し、これらの信号により図示しないモータ駆動回
路が制御され、モータが前記デューティ比に対応した回
転速度で回転する。
【００２３】上述した動作、すなわちＣＰＵ２５に割り
込みベクタ信号１０が供給されて、ＣＰＵ２５に割り込
みがかかり、これによりＣＰＵ２５からＵ，Ｖ，Ｗ相コ
ンパレータ・レジスタ５Ｕ，５Ｖ，５Ｗにデューティ比
データが設定され、このデューティ比に応じてモータの
回転制御を行う動作は、前記割り込みベクタ信号１０が
発生する毎に行われるが、今の場合には、この割り込み
ベクタ信号１０としてベクタｆ信号１４ａ、すなわちＰ
ＷＭ周期信号９と同じ周期を有するベクタｆ信号１４ａ
が選択されているので、図３に示すようにＰＷＭ周期毎
に頻繁に発生する。
込みベクタ信号１０が供給されて、ＣＰＵ２５に割り込
みがかかり、これによりＣＰＵ２５からＵ，Ｖ，Ｗ相コ
ンパレータ・レジスタ５Ｕ，５Ｖ，５Ｗにデューティ比
データが設定され、このデューティ比に応じてモータの
回転制御を行う動作は、前記割り込みベクタ信号１０が
発生する毎に行われるが、今の場合には、この割り込み
ベクタ信号１０としてベクタｆ信号１４ａ、すなわちＰ
ＷＭ周期信号９と同じ周期を有するベクタｆ信号１４ａ
が選択されているので、図３に示すようにＰＷＭ周期毎
に頻繁に発生する。
【００２４】割り込みベクタ信号１０としてベクタ信号
１４ａ，１４ｂ，１４ｃのうちのいずれを選択するか
は、ＣＰＵ２５によって行われるが、これはＣＰＵ２５
の負荷に応じて行われるものであり、ＣＰＵ２５の負荷
が増大している場合には、上述したようにＰＷＭ周期毎
に行うことは困難であり、ＣＰＵ２５の負荷を軽減する
ために、ＣＰＵ２５は割り込みベクタ信号１０としてベ
クタｆ信号１４ａの代わりに割り込み周期の長いベクタ
ｆ／２信号１４ｂまたはベクタｆ／４信号１４ｃを選択
することができる。この選択は割り込みベクタ生成回路
３のベクタ切替回路１２に供給される割り込みモード切
り替え信号１３をＣＰＵ２５によって制御することによ
り行われる。
１４ａ，１４ｂ，１４ｃのうちのいずれを選択するか
は、ＣＰＵ２５によって行われるが、これはＣＰＵ２５
の負荷に応じて行われるものであり、ＣＰＵ２５の負荷
が増大している場合には、上述したようにＰＷＭ周期毎
に行うことは困難であり、ＣＰＵ２５の負荷を軽減する
ために、ＣＰＵ２５は割り込みベクタ信号１０としてベ
クタｆ信号１４ａの代わりに割り込み周期の長いベクタ
ｆ／２信号１４ｂまたはベクタｆ／４信号１４ｃを選択
することができる。この選択は割り込みベクタ生成回路
３のベクタ切替回路１２に供給される割り込みモード切
り替え信号１３をＣＰＵ２５によって制御することによ
り行われる。
【００２５】例えば、ＣＰＵ２５が割り込みベクタ信号
１０としてベクタｆ／２信号１４ｂを選択した場合に
は、上述したＰＷＭ周期に等しいベクタｆ信号１４ａに
対してＣＰＵに対する割り込み処理、すなわちＣＰＵ２
５にデューティ比データを設定する処理を行わせるため
の割り込み周期は図３からわかるようにベクタｆ信号１
４ａの２倍になるので、その分ＣＰＵ２５に対する負荷
は軽減することになる。更に、ＣＰＵ２５の負荷が増大
した場合には、割り込みベクタ信号１０としてベクタｆ
／４信号１４ｃを選択することにより、割り込み周期を
更に倍に延長することができ、ＣＰＵ２５に対する負荷
は更に軽減することになる。
１０としてベクタｆ／２信号１４ｂを選択した場合に
は、上述したＰＷＭ周期に等しいベクタｆ信号１４ａに
対してＣＰＵに対する割り込み処理、すなわちＣＰＵ２
５にデューティ比データを設定する処理を行わせるため
の割り込み周期は図３からわかるようにベクタｆ信号１
４ａの２倍になるので、その分ＣＰＵ２５に対する負荷
は軽減することになる。更に、ＣＰＵ２５の負荷が増大
した場合には、割り込みベクタ信号１０としてベクタｆ
／４信号１４ｃを選択することにより、割り込み周期を
更に倍に延長することができ、ＣＰＵ２５に対する負荷
は更に軽減することになる。
【００２６】このように、ＣＰＵ２５に対する割り込み
を間引くことにより、ＣＰＵ２５に対する負荷を軽減し
得るとともに、この割り込み周期をＰＷＭ周期の２倍ま
たは４倍とした時でも、ＰＷＭ信号は継続して行われて
いるものであるため、ＰＷＭの精度を落とすことなく行
うことができる。また、ＣＰＵの負荷がモータ以外の制
御で限界に達した場合、モータを制御するＰＷＭの精度
を落とすことによりＣＰＵの負荷を低減することができ
る。
を間引くことにより、ＣＰＵ２５に対する負荷を軽減し
得るとともに、この割り込み周期をＰＷＭ周期の２倍ま
たは４倍とした時でも、ＰＷＭ信号は継続して行われて
いるものであるため、ＰＷＭの精度を落とすことなく行
うことができる。また、ＣＰＵの負荷がモータ以外の制
御で限界に達した場合、モータを制御するＰＷＭの精度
を落とすことによりＣＰＵの負荷を低減することができ
る。
【００２７】このような処理をソフトウェアで実現する
には、一度ＰＷＭ割り込みルーチンに入り、ＰＷＭ割り
込みルーチンの内部で割り込みの中のプログラムの実行
の必要性を判断し、実行の必要のない時には、何も行わ
ずに割り込みを抜け出すことになる。そして、割り込み
のオーバーヘッド（割り込みに入る時間と抜ける時間、
および実行の必要性を判断する時間）を省くことが可能
となり、ＣＰＵの負荷を軽減することが可能となる。
には、一度ＰＷＭ割り込みルーチンに入り、ＰＷＭ割り
込みルーチンの内部で割り込みの中のプログラムの実行
の必要性を判断し、実行の必要のない時には、何も行わ
ずに割り込みを抜け出すことになる。そして、割り込み
のオーバーヘッド（割り込みに入る時間と抜ける時間、
および実行の必要性を判断する時間）を省くことが可能
となり、ＣＰＵの負荷を軽減することが可能となる。
【００２８】図６は、このようなＣＰＵにおける処理を
示すフローチャートである。同図において、ＣＰＵ２５
に割り込みがあると（ステップ１１０）、割り込みが多
重であるか否かがチェックされる（ステップ１２０）。
多重である場合には、この多重が所定のｎ以上であるか
否かがチェックされ（ステップ１３０）、ｎ以上の多重
の場合には、ＣＰＵ２５に対する割り込み周期を図３に
示すようにＰＷＭ周期の２倍または４倍として、間引き
量を増やし（ステップ１４０）、これによりＣＰＵ２５
に対する負荷を軽減する。それから、割り込みの各サブ
ルーチンに入る（ステップ１５０）。また、ステップ１
２０のチェックにおいて、割り込みが多重でない場合に
は、ステップ１６０に進み、間引きが行われているか否
かをチェックし、間引きが行われている場合には、間引
きを１ランク減らし（ステップ１７０）、すなわち図３
に示すように、ＰＷＭ周期の４倍の間引きが行われてい
る場合には、２倍の間引きに低減し、また２倍の間引き
が行われている場合には、ＰＷＭ周期に戻すという処理
を行い、ステップ１５０に進むようになっている。
示すフローチャートである。同図において、ＣＰＵ２５
に割り込みがあると（ステップ１１０）、割り込みが多
重であるか否かがチェックされる（ステップ１２０）。
多重である場合には、この多重が所定のｎ以上であるか
否かがチェックされ（ステップ１３０）、ｎ以上の多重
の場合には、ＣＰＵ２５に対する割り込み周期を図３に
示すようにＰＷＭ周期の２倍または４倍として、間引き
量を増やし（ステップ１４０）、これによりＣＰＵ２５
に対する負荷を軽減する。それから、割り込みの各サブ
ルーチンに入る（ステップ１５０）。また、ステップ１
２０のチェックにおいて、割り込みが多重でない場合に
は、ステップ１６０に進み、間引きが行われているか否
かをチェックし、間引きが行われている場合には、間引
きを１ランク減らし（ステップ１７０）、すなわち図３
に示すように、ＰＷＭ周期の４倍の間引きが行われてい
る場合には、２倍の間引きに低減し、また２倍の間引き
が行われている場合には、ＰＷＭ周期に戻すという処理
を行い、ステップ１５０に進むようになっている。
【００２９】上述したような割り込みの間引き処理の結
果、ＰＷＭの精度を維持した状態で、ＰＷＭ周波数を上
げることが可能となり、またＰＷＭの精度を必要としな
い時、ＣＰＵの負荷を軽減することができる。更に、モ
ータ以外の制御の負荷が重くなり、ＣＰＵが対応できな
くなった時、モータの制御の負荷を軽減することによ
り、ＣＰＵが対応できるようにすることができる。ま
た、モータ制御の負荷が増大し、モータ制御以外に影響
を与えるようになった時、モータ制御の負荷を軽減し、
影響を与えないようにすることができる。
果、ＰＷＭの精度を維持した状態で、ＰＷＭ周波数を上
げることが可能となり、またＰＷＭの精度を必要としな
い時、ＣＰＵの負荷を軽減することができる。更に、モ
ータ以外の制御の負荷が重くなり、ＣＰＵが対応できな
くなった時、モータの制御の負荷を軽減することによ
り、ＣＰＵが対応できるようにすることができる。ま
た、モータ制御の負荷が増大し、モータ制御以外に影響
を与えるようになった時、モータ制御の負荷を軽減し、
影響を与えないようにすることができる。
【００３０】図７は、本発明の他の実施例に係わるモー
タ制御回路に使用される出力制御回路２の変形例を示す
ブロック図である。
タ制御回路に使用される出力制御回路２の変形例を示す
ブロック図である。
【００３１】同図に示す実施例は、例えば直流モータに
対応し得るものであり、前述したＰＷＭ波形生成回路１
において３つ設けられているＵ，Ｖ，Ｗ相コンパレータ
・レジスタ５Ｕ，５Ｖ，５Ｗのうちの１つ、例えばＵ相
コンパレータ・レジスタ５ＵのみにＣＰＵ２５からデュ
ーティ比データを書き込む処理を行った場合、この１つ
のＵ相コンパレータ・レジスタ５Ｕに書き込まれたデュ
ーティ比データを図７に示すように設けられたセレクタ
１５ａおよび１５ｂにより出力モード切り替え信号７の
制御の基にＶ相ＰＷＭ出力信号６ＶおよびＷ相ＰＷＭ出
力信号６Ｗに対応するＶ，Ｗ相ＰＷＭ出力信号を作成
し、このＶ，Ｗ相ＰＷＭ出力信号をＵ相ＰＷＭ出力信号
６Ｕとともに出力回路１６に供給し、これによりＵ，
Ｖ，Ｗ相上下相出力信号８Ｕ，８Ｖ，８Ｗを生成しよう
とするものである。
対応し得るものであり、前述したＰＷＭ波形生成回路１
において３つ設けられているＵ，Ｖ，Ｗ相コンパレータ
・レジスタ５Ｕ，５Ｖ，５Ｗのうちの１つ、例えばＵ相
コンパレータ・レジスタ５ＵのみにＣＰＵ２５からデュ
ーティ比データを書き込む処理を行った場合、この１つ
のＵ相コンパレータ・レジスタ５Ｕに書き込まれたデュ
ーティ比データを図７に示すように設けられたセレクタ
１５ａおよび１５ｂにより出力モード切り替え信号７の
制御の基にＶ相ＰＷＭ出力信号６ＶおよびＷ相ＰＷＭ出
力信号６Ｗに対応するＶ，Ｗ相ＰＷＭ出力信号を作成
し、このＶ，Ｗ相ＰＷＭ出力信号をＵ相ＰＷＭ出力信号
６Ｕとともに出力回路１６に供給し、これによりＵ，
Ｖ，Ｗ相上下相出力信号８Ｕ，８Ｖ，８Ｗを生成しよう
とするものである。
【００３２】すなわち、直流モータを駆動する場合に
は、ＰＷＭの出力パルス幅は３相独立である必要はな
く、３相とも等しいパルス幅を使用しているので、上述
したように１相分のＰＷＭ出力信号、すなわちＵ相ＰＷ
Ｍ出力信号６Ｕを共用することにより１相分のＵ相コン
パレータ・レジスタ５Ｕのみにデューティ比データをＣ
ＰＵが書き込めばよいことになり、これによりＣＰＵの
負荷を軽減することができるのである。すなわち、ＣＰ
Ｕ２５は、１相分のＵ相コンパレータ・レジスタ５Ｕに
のみデューティ比データを書き込み、他の２つのＶ，Ｗ
相コンパレータ・レジスタ５Ｖ，５Ｗにはデューティ比
データを書き込む必要がないので、その分負荷が軽減さ
れる。
は、ＰＷＭの出力パルス幅は３相独立である必要はな
く、３相とも等しいパルス幅を使用しているので、上述
したように１相分のＰＷＭ出力信号、すなわちＵ相ＰＷ
Ｍ出力信号６Ｕを共用することにより１相分のＵ相コン
パレータ・レジスタ５Ｕのみにデューティ比データをＣ
ＰＵが書き込めばよいことになり、これによりＣＰＵの
負荷を軽減することができるのである。すなわち、ＣＰ
Ｕ２５は、１相分のＵ相コンパレータ・レジスタ５Ｕに
のみデューティ比データを書き込み、他の２つのＶ，Ｗ
相コンパレータ・レジスタ５Ｖ，５Ｗにはデューティ比
データを書き込む必要がないので、その分負荷が軽減さ
れる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
複数相のパルス幅変調信号の周期に基づく時間でＣＰＵ
に割り込みをかけるとともに、割り込み時間制御手段に
よりＣＰＵに割り込みをかける時間間隔を可変している
ので、また具体的にはＣＰＵに対する割り込み周期をパ
ルス幅変調信号の周期の整数倍に可変しているので、Ｐ
ＷＭの精度を維持した状態で、ＰＷＭ周波数を上げるこ
とが可能となり、またＰＷＭの精度を必要としない時、
ＣＰＵの負荷を軽減することができる。すなわち、モー
タ以外の制御の負荷が重い場合は、割り込みをかける時
間間隔を拡げモータの制御の負荷を軽減することによ
り、ＣＰＵが対応できるようにすることができる。
複数相のパルス幅変調信号の周期に基づく時間でＣＰＵ
に割り込みをかけるとともに、割り込み時間制御手段に
よりＣＰＵに割り込みをかける時間間隔を可変している
ので、また具体的にはＣＰＵに対する割り込み周期をパ
ルス幅変調信号の周期の整数倍に可変しているので、Ｐ
ＷＭの精度を維持した状態で、ＰＷＭ周波数を上げるこ
とが可能となり、またＰＷＭの精度を必要としない時、
ＣＰＵの負荷を軽減することができる。すなわち、モー
タ以外の制御の負荷が重い場合は、割り込みをかける時
間間隔を拡げモータの制御の負荷を軽減することによ
り、ＣＰＵが対応できるようにすることができる。
【００３４】
【図１】本発明の一実施例に係わるモータ制御回路に使
用される波形合成回路の構成を示すブロック図である。
用される波形合成回路の構成を示すブロック図である。
【図２】図１に示す波形合成回路に使用されている割り
込みベクタ生成回路の構成を示すブロック図である。
込みベクタ生成回路の構成を示すブロック図である。
【図３】図２に示す割り込みベクタ生成回路に使用され
ているベクタ生成回路の出力信号を示す波形図である。
ているベクタ生成回路の出力信号を示す波形図である。
【図４】図１に示す波形合成回路を含む波形合成器部を
周辺回路の１つとして有するＭＣＵの構成を示すブロッ
ク図である。
周辺回路の１つとして有するＭＣＵの構成を示すブロッ
ク図である。
【図５】図４に示す波形合成器部の構成を示す図であ
る。
る。
【図６】図４に示すＭＣＵの動作を示すフローチャート
である。
である。
【図７】本発明の他の実施例に係わるモータ制御回路に
使用される出力制御回路の変形例を示すブロック図であ
る。
使用される出力制御回路の変形例を示すブロック図であ
る。
１ ＰＷＭ波形生成回路 ２ 出力制御回路 ３ 割り込みベクタ生成回路 ４ カウンタ ５Ｕ，５Ｖ，５Ｗ Ｕ，Ｖ，Ｗ相コンパレータ・レジス
タ １１ ベクタ生成回路 １２ ベクタ切替回路 １５ａ，１５ｂ セレクタ ２０ 波形合成器部 ２１ 波形合成回路 ２５ ＣＰＵ ３０ ＭＣＵ
タ １１ ベクタ生成回路 １２ ベクタ切替回路 １５ａ，１５ｂ セレクタ ２０ 波形合成器部 ２１ 波形合成回路 ２５ ＣＰＵ ３０ ＭＣＵ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−54579（ＪＰ，Ａ) 特開 平６−70580（ＪＰ，Ａ) 特開 平５−168279（ＪＰ，Ａ) 特開 平６−30576（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02P 6/08 H02M 7/48
Claims (2)
- 【請求項１】 複数相のパルス幅変調信号でモータを駆
動し、該パルス幅変調信号のデューティ比をＣＰＵによ
って可変することによりモータの回転速度を制御するモ
ータ制御回路であって、 複数相のパルス幅変調信号の各々に対応して設けられ、
該複数相のパルス幅変調信号の各々のデューティ比を決
定するためのデューティ比データを蓄積する複数のレジ
スタと、 複数相のパルス幅変調信号の周期に基づく時間でＣＰＵ
に割り込みをかける割り込み手段と、 ＣＰＵは前記割り込み手段によって割り込みをかけられ
た場合、複数相のパルス幅変調信号の各々のデューティ
比を決定するためのデューティ比データを前記複数のレ
ジスタにそれぞれ設定するデューティ比データ設定手段
と、 前記複数のレジスタに蓄積されたデューティ比データに
基づいて複数相のパルス幅変調信号の各々のデューティ
比を制御し、この制御されたデューティ比の複数相のパ
ルス幅変調信号を出力するパルス幅変調信号出力手段
と、 該パルス幅変調信号出力手段から出力された複数相のパ
ルス幅変調信号によってモータを制御する制御手段と、 前記割り込み手段がＣＰＵに割り込みをかける時間を可
変すべく前記割り込み手段を制御する割り込み時間制御
手段とを有することを特徴とするモータ制御回路。 - 【請求項２】 前記割り込み時間制御手段は、複数相の
パルス幅変調信号の周期を整数倍した周期で前記ＣＰＵ
に割り込みを行うべく前記割り込み手段を制御するとと
もに、前記パルス幅変調信号の周期を整数倍する倍率を
可変する手段を有することを特徴とする請求項１記載の
モータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04368094A JP3295518B2 (ja) | 1994-03-15 | 1994-03-15 | モータ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04368094A JP3295518B2 (ja) | 1994-03-15 | 1994-03-15 | モータ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07255192A JPH07255192A (ja) | 1995-10-03 |
| JP3295518B2 true JP3295518B2 (ja) | 2002-06-24 |
Family
ID=12670558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04368094A Expired - Lifetime JP3295518B2 (ja) | 1994-03-15 | 1994-03-15 | モータ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3295518B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102006062267A1 (de) * | 2006-12-22 | 2008-06-26 | Conti Temic Microelectronic Gmbh | Steuereinheit und Verfahren zur pulsweitenmodulierten Ansteuerung |
| JP2011109764A (ja) * | 2009-11-16 | 2011-06-02 | Panasonic Corp | インバータ制御用半導体装置、モータ駆動装置および空調機 |
| JP5900186B2 (ja) * | 2012-06-26 | 2016-04-06 | 株式会社デンソー | モータ制御装置 |
-
1994
- 1994-03-15 JP JP04368094A patent/JP3295518B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07255192A (ja) | 1995-10-03 |
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