KR960013427B1

KR960013427B1 - 디지탈 서보 회로

Info

Publication number: KR960013427B1
Application number: KR1019870005815A
Authority: KR
Inventors: 유끼히꼬 마찌다; 다다후사 도미다까
Original assignee: 오오가 노리오; 소니 가부시끼가이샤
Priority date: 1986-06-10
Filing date: 1987-06-09
Publication date: 1996-10-05
Also published as: KR880000938A; JPH0799483B2; JPS62290902A

Abstract

내용 없음.

Description

디지탈 서보 회로

제1도는 본 발명의 제1의 실시예를 도시하는 블럭도.

제2도는 본 발명의 제2의 실시예를 도시하는 블록도.

제3도는 종래의 디지탈 서보 회로의 블록도.

제4도는 제3도의 타이밍 챠트.

제5도는 데이타의 가산 방법을 설명하는 도면.

* 도면의 주요부분에 대한 부호의 설명

8 : 위상 에러 카운터 13 : D/A 변환기

15 : 가산기 16 : 앤드 게이트

17 : 가산기 18 : 지연 회로

[산업상의 이용 분야]

본 발명은 VTR등에 이용되는 모터의 디지탈 서보 회로에 관한 것이다.

[발명의 개요]

본 발명은 소정 비트수의 디지탈 에러 데이타에 후단의 D/A 변환기의 최소 비트보다 작은 자리 내림분을 적분하여 얻어지는 자리 올림 데이타를 가산하므로써 에러 데이타보다 작은 비트수로 D/A 변환할 때에 야기되는 자리 내림 데이타에 의한 영향을 보상하도록 한 것이다.

[종래의 기술]

VTR의 드럼 모터를 제어하는 디지탈 서보 회로에 있어서, 모터에 설치된 주파수 발진기에 의한 속도 검출 신호를 얻으며, 이 속도 검출 신호에 의한 카운터를 제어하므로써 이 카운터로부터 속도 에러 데이타를 얻도록 하고 있다. 이와 동시에 모터에 설치된 펄스 발생기에 의한 위상 검출 신호를 얻으며, 이 위상 검출 신호와 수직 동기 신호등의 기준 신호에 의한 별도의 카운터를 제어하므로써 이 카운터로부터 위상 에러 데이타를 얻도록 하고 있다.

상기 이득 제어 회로는 VTR의 큐, 리뷰등의 모터에 따라서, 즉 모터의 설정 속도에 응하여 각 에러 데이타의 이득 및 위상등을 제어하기 위하여 설치되어 있다. 이 이득 제어 회로는 각 모드에 대응하는 저항기, 스위치, 콘덴서등의 많은 회로 소자로 이루어지며, 이들의 회로 소자의 접속을 모드 절환의 외부 조작과 연동하여 절환하도록 하고 있다. 따라서, 상술한 종래의 디지탈 서보 회로는 많은 회로 소자를 필요로 하여 구성이 복잡하게 되는 결점이 있다.

이 문제를 해결하기 위하여, 이득 제어 회로의 이득을 마이콤에 의해 제어하므로써 구성을 간단히 하도록 한 제3도에 도시한 바와같은 디지탈 서보 회로가 이용되어 오고 있다.

제3도에서, 드럼 모터(1)의 회전은 이 모터(1)에 설치된 회전 검출기(2)에 의해 검출된다. 이 회전 검출기(2)는 주파수 발전기 및 펄스 발생기를 포함하므로 이 속도 검출 헤드(3)보다 제3도에 도시한 바와같은 속도에 따른 주기를 갖는 FG 펄스가 모터(1)의 1회전에 대해서 예를들면 3주기가 얻어지도록 이루어져 있다. 또한, 위상 검출 헤드(4)보다 제4도에 도시한 바와같은 모터(1)의 회전 위상에 따른 PG 펄스가 이 모터(1)의 1회전에 1개의 비율로 얻어진다.

상기 FG 펄스는 제어 신호 발생기(5)에 가해져 상기 PG 펄스는 제어 신호 발생기(6)에 가해진다. 상기 제어 신호 발생기(5)는 속도 에러 카운터(7)를 제어하므로써 제4도에 도시한 바와같은 FG 펄스의 입상에서 상기 카운터(7)를 리셋함과 동시에 카운터 스타트시켜 FG 펄스의 입하에서 카운터값 N₁,N₂,N₃를 판독하도록 이루어져 있다.

이 판독한 카운터값 N₁,N₂,N₃…으로 이루어진 데이타는 속도 에러 데이타 DS로서 이득 제어 회로(10)로 보내진다.

또한 제어 신호 발생 회로(6)는 단자(9)로부터 가해지는 수직 동기 신호 VP와 더불어 위상 에러 카운터(8)를 제어한다. 즉, 제4도에 도시한 바와같이 상기 신호 VP의 입상에 상기 카운터(8)를 리셋함과 동시에 카운터 스타트시켜 PG 펄스의 입상에서 카운터값 M₁,M₂을 판독하도록 이루어져 있다. 이 판독된 카운터값 M₁,M₂,…으로 이루어진 데이타는 위상 에러 데이타 DP로서 이득 제어 회로(11)로 보내진다. 또한, 카운터(7,8)에는 예를들면 1MHz의 클럭 CK이 부여된다.

상기 이득 제어 회로(10)는 상기 속도 에러 데이타 DS를 K₁배하여 가산기(12)에 가하면, 상기 이득 제어회로(11)는 상기 위상 에러 데이터 DP를 K₂배하여 가산기(12)에 가한다. 이 가산기(12)로부터 얻어지는 가산된 데이타는 D/A 변화기(13)에서 아날로그의 제어 신호로 변환되며, 이 제어 신호는 구동 앰프(14)를 통해서 모터(1)의 속도 및 위상을 제어한다.

상기 이득 제어 회론(10,11)는 이 승수 K₁,K₂를 VTR의 모드 버튼부등으로 이루어진 외부 조작부(20)의 조작에 따라서 마이콤(21)을 통해서 제어된다. 이 경우, 일반적으로, K₁》K₂로 되는 바와같이 제어되며, 속도 서보 루프의 제어 신호가 위상 서보 루프의 제어 신호보다 크게 되도록 하고 있다. 예를 들면, 노멀 모드의 경우는 K₁≒1, K₂≒2^-4로 선택된다.

일반적으로, 속도 서보 루프와 위상 서보 루프를 갖는 모터의 서보 회로에 있어서는 속도 서보 루프의 위상 둘레는 -90도이며, 위상 서보 루프의 위상 둘레는 -180도에다. 서보 회로에서는 속도 검출 신호 및 위상 검출 신호를 부귀환하는 형, 즉 180도로 반전하는 형으로 제어를 행하기 때문에 위상 서보 루프에서 상기 -180도의 위상 둘레에 가해져 부귀환에 의한 180도의 반전이 있기 때문에 전체로서는 360도의 위상 둘레가 생긴다. 즉, 모터(1)에 대한 입출력이 동기로 되어 루프가 발진하게 된다.

이와같은 발진을 방지하여 안정한 동작을 얻기 위하여 K₁》K₂로서 이득이 1일때의 속도 서보에 의한 제어가 위상 서보에 의한 제어보다 강하게 움직이도록 하고 있다.

상술한 제3도의 서보 회로에 의하면, 이득 제어 회로(10,11)를 마이콤(21)에 의해 제어하고 있기 때문에, 이 이득 제어 회로(10,11)의 회로 소자수를 감소하여 구성을 간단하게 할 수 있음과 동시에 종래 카운터(7,8)의 후단에 각각 설치된 D/A 변환기를 생략하여 1개의 D/A 변환기(13)를 사용할 수 있다.

다음에, 상기 가산기(12)에 대한 가산 처리 방법에 대해서 설명한다.

가산기(12)에서, 상기 데이타 DS를 K₁배한 데이타 K₁·DS와, 상기 데이타 DP를 K₂배한 데이타 K₂·DS가 가산된다. 데이타 DS, DP를 각각 8비트로 하여 K₁≒1,K₂≒2^-4로 하면, K₁·DS+K₂·DP의 연산은 제5도와 같이 행해진다.

K₁·DS≒DS

K₂·DP=2^-4·DP

2^-4·DP는 제5도와 같이 K₁·DS에 대해서 4비트 만큼의 하위 비트측으로 어긋나게 한 것과 등가로 된다. 따라서, 가산값 DS＋2^-4·DP는 12비트의 데이타로 된다. 이 가산값은 D/A 변환기(13)에 가해지지만, 이 D/A 변환기(13)는 데이타 DS, DP와 동일한 8비트의 것이 이용되고 있다. 이를 위해, 종래의 상기 12비트의 데이타중 상위 8비트를 유효 데이타로 하여 하위 4비트의 데이타를 자리 내림 데이타로서 이 자리 내림 데이타를 절사하거나 사사오입등의 처리를 행하도록 하고 있다.

[발명이 해결하고자 하는 문제]

종래는 사기 자리 내림 데이타를 절사하거나 절상 또는 사사오입하기 때문에 모터(1)에 최종적으로 부여되는 제어 신호에 노이즈가 혼입하여 이 정확도가 열화되며, 이 때문에, 와우 플래터(wow flatter)가 증대하는등, 특히 저역에서 악영향이 나타나게 된다. 이 문제를 해결하기 위해서는 D/A 변환기(13)의 비트수를 증대시키면 좋지만 비용을 높게 하는 문제가 초래된다.

[문제점을 해결하기 위한 수단]

본 발명에 있어서, 모터의 회전 속도에 따른 신호를 처리하여 소정 비트수의 에러 데이타를 얻는 신호 처리 수단과, 상기 에러 데이타를 아날로그 신호로 변환하여 상기 모터의 구동 회로에 부여되는 D/A 변환 수단을 갖는 디지탈 서보 회로에 있어서, 상기 에러 데이타중 상기 D/A 변환 수단의 최소 비트에 만족하지 않는 자리 내림 성분을 검출하는 수단과, 상기 자리 내림 성분을 누적하여 이 자리 올림 성분을 상기 에러 데이타에 가산하는 수단을 설치하여 상기 가산 수단의 출력 데이타를 상기 D/A 변환 수단에 가하도록 하고 있다.

[작용]

자리 올림 데이타인 상기 하위 비트가 적분되어 이 자리 올림이 최종적으로 이용되는 에러 데이타에 가산되므로 자리 내림 데이타의 보정을 행할 수 있다.

실시예

제1도는 본 발명의 제1실시예를 도시한 것으로, 본 발명은 제3도의 디지탈 서보 회로에 적용한 경우이다. 또한, 제3도와 대응하는 부분에는 동일 부호가 부여되어 있다.

제1도에 있어서, 상기 위상 에러 카운터(8)로부터 얻어지는 8비트의 위상 데이타 DP는 가산기(15)를 통해서 앤드 게이트(16)의 한쪽의 입력 단자에 가해짐과 동시에 가산기(17)에 가해진다. 앤드 게이트(16)의 다른쪽의 입력 단자에는 단자(18)로부터 FOH의 코드, 즉 「11110000」의 코드를 갖는 신호가 가해진다. 따라서, 이 앤드 게이트(16)로부터 상기 8비트의 데이타 DP중 상위 4비트의 데이타만이 취출된다. 이 상위 4비트의 데이타는 상기 가산기(17)에 가해져 상기 데이타 DP로부터 감산된다. 따라서, 이 가산기(17)로부터는 8비트의 데이타 DP중 하위 4비트의 데이타만이 얻어진다. 이 하위 4비트의 데이타는 상술한 제5도에서 자리 내림 데이타에 상당한 것이다.

그래서, 이 자리 내림 데이타를 지연 회로(19)에 1샘플링 기간 만큼 지연시키므로 가상기(15)에서 원래의 데이터 DP에 가해진다. 상기 1샘플링 기간은 제4도에서 PG 펄스에 의해 카운터값 M₁,M₂,…가 얻어지는 주기이다. 또한, 상기 지연 회로(19)로서는 메모리 8비트 시프트 레지스터등이 이용된다.

상기 가산기에서, 현재의 데이타 DP 하위 4비트에 전회 샘플링된 데이타 DP의 하위 4비트가 가산된다. 따라서, 이 하위 4비트에 대한 가산 결과가 자리 올림되면, 이 가산기(15)의 가산 출력값에 대한 데이타 DP의 MSB로부터 4비트째에 1이 가산되는 것으로 된다. 이 가산 출력값이 다시 앤드 게이트(16)에 가해지며, 또한, 가산기(17), 지연회로(19)에 의해 마찬가지로 처리되어 다시 가산기(15)에 가해져 이 동작이 반복된다. 이 결과, 가산기(15)에서, 데이타 DP에 대해서 자리 내림분이 순차 적분되며, 하위 4비트가 자리 올림량까지 적분될 때 데이타 DP의 MSB로부터 4비트째, 즉 엔드 게이트(16)으로부터 얻어지는 상위 4비트의 데이타의 최하위 비트에 1이 가산되는 것으로 된다. 이 앤드 게이트(16)로부터 얻어지는 상위 4비트의 데이타는 이득 제어 회로(11)에서 K₂=2^-4배된 후, 가산기(12)에 가해져 이득 제어 회로(10)로부터의 K₁≒1배된 데이타 DS에 제5도와 같이하여 가산된다.

따라서, 이 가산기(12)에 의해 제5도의 8비트의 유효 데이타가 얻어진다. 이 유효 데이타의 LSB는 상술한 적분 동작에 따라서 자리 내림 데이타의 보정이 이루어지므로 모터(1)에 부여되는 제어 신호의 정확도를 향상시킬 수 있다.

제2도는 본 발명의 제2의 실시예를 도시한 것으로, 본 발명을 일반적인 모터의 디지탈 서보 회로에 적용한 경우이다. 또한, 제2도에서 제1도와 대응하는 부분에는 동일 부호가 병기되어 있다.

본 실시예는 a비트의 입력 에러 데이타 D에 대해서 a비트보다 작은 b비트의 D/A 변환기(13)를 이용하는 경우에 a-b=c비트의 자리 내림분을 보정하도록 한 것이다.

제2도에서, a비트의 에러 데이타 D는 가산기(15)를 통해서 앤드 게이트(16)의 한쪽의 입력 단자에 가해짐과 동시에 가산기(17)에 가해진다. 앤드 게이트(16)의 다른쪽의 입력 단자에는 단자(18)에서 데이타 D의 상위 b(a)비트를 발출하기 위한 코드를 갖는 신호 S가 가해진다. 이 앤드 게이트(16)로부터 취출된 상위 b비트의 데이타는 상기 가산기(17)에 가해져 상기 데이타 D로부터 감산된다. 따라서, 이 가산기(17)로부터는 데이타 D의 하위 c(=a-b)비트의 자리 내림 데이타가 얻어진다. 이 자리 내림 데이타를 지연 회로(19)에 의해 1샘플링 기간 만큼 지연시켜 가산기(15)에서 원래의 데이타 D에 가한다.

이것에 의해서, 제1도의 경우와 마찬가지의 적분 동작이 행해지며, 이 결과, 앤드 게이트(16)에서 얻어지는 상위 b비트의 데이타가 최하위 비트에 1이 가산되는 보정이 이루어진다. 이 b비트의 데이타는 b비트의 D/A 변환기(13)에서 아날로그의 제어 신호로 변환되어 모터(1)에 부여된다. 이 제어 신호는 c비트의 자리 내림에 의한 보정이 이루어지므로 이 정확도를 향상시킬 수 있다.

[발명의 효과]

종래의 자리 내림 데이타의 절상, 절사, 사사오입등의 처리에 있어서 모터의 제어 신호에 포함된 노이즈를 제거하여 실질적으로 누적 오차를 제로로 할 수 있다. 이 때문에, 와우 플래터를 경감할 수 있는등의 우수한 제어 성능을 얻을 수 있다.

Claims

모터 회전을 제어하는 장치에 있어서, 상기 모터의 속도 및 위상에 감응하여 상기 감지된 모터 회전 속도 및 위상에 대응하는 센서 신호를 발생시키는 센서와, 상기 센서 신호를 처리하기 위하여 상기 센서에 접속되어 감지된 모터 회전 속도와 위상 및 목표 모터 회전 속도와 위상간의 에러를 표시하는 소정 비트수를 각각 갖는 연속적인 디지탈 에러 신호를 제공하는 신호 처리기와, 소정 유효 비트수를 가져 디지탈 신호를 상기 모터 회전을 제어하는데 사용되는 대응하는 아날로그 신호로 변환시키는 디지탈-아날로그 변환기 및 상기 신호 처리기 및 상기 디지탈-아날로그 변환기간에 접속되어 상기 연속적인 디지탈 에러 신호 각각을 상기 디지탈-아날로그 변환기의 비트수보다 작거나 같은 비트수를 갖는 상위 데이타 비트를 갖고 상기 아날로그-디지탈 변환기에 인가되는 제1디지탈 신호 및 상기 상위 비트 이외의 나머지 하위 데이타 비트를 갖는 제2디지탈 신호로 변환시키고, 상기 제2디지탈 신호를 상기 연속적인 에러 신호들중 두 번째 에러 신호에 가산하는 수단을 구비하는 데이타 수정 회로를 구비하는 것을 특징으로 하는 모터 회전 제어 장치.