JP2692791B2

JP2692791B2 - Ｄａコンバータ

Info

Publication number: JP2692791B2
Application number: JP61041002A
Authority: JP
Inventors: 潤一郎田渕
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1986-02-26
Filing date: 1986-02-26
Publication date: 1997-12-17
Anticipated expiration: 2012-12-17
Also published as: JPS62198225A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はディジタルデータをパルス幅変調するDAコン
バータの改良に関する。（ロ）従来の技術 DA変換回路には、、パルス幅変調方式と抵抗ラダー方
式とがあるが、IC等の集積回路内ではパルス幅変調方式
の方が構成が簡単であり、而も高い精度が期待出来ると
云う利点がある。このパルス幅変調方式のDA変換方式に付いては例えば
特公昭58−27009号公報や昭和60年８月１日付で三洋電
機株式会社より発行された“三洋電機技報”第17巻第２
号の第45〜50頁にも開示されている周知技術である。これらのパルス幅変調方式は、所定ビット数のディジ
タルデータをラッチして対応するパルス幅変調波を形成
している。（ハ）発明が解決しようとする問題点しかし、上述するDA変換回路では、所定ビット数以上
のディジタルデータを入力しようとする場合、２組のDA
変換回路出力をIC外部に於て所定の抵抗比で加算しなけ
ればならず構成が複雑になった。そこで、予め予想される最大ビット数のAD変換回路を
用いてビット数の異なるディジタルデータをDA変換する
ことも考えられるが、本来のパルス周期に比しパルス周
期が長くなり、IC外部に形成するローパスフィルタの時
定数を変更しなければならない。しかし、モータ等のサ
ーボ回路に於て、時定数を変更するとサーボ回路の動作
が不安定になる。例えば、360Hz周期でサンプリングされる8bitの速度
制御データに基づいて速度制御を為す場合、カラーサブ
キャリア周期のクロックを用いて10bitのDA変換回路を
駆動するとそのパルス幅変調出力の周期は、3.58×10⁶/
2¹⁰≒3.50×10³Hzとなる。一般に、パルス幅変調出力を
平滑するローパスフィルタのカットオフ周波数は、パル
ス周期の1/20程度に設定する必要があり、3.5KHzの20分
の１は175Hzとなる。サーボ回路に於て安定な制御特性
を確保するためには、カットオフ周波数をサンプリング
周波数（350Hz）以上に設定しなければならず、カット
オフ周波数が175Hzに設定されるとサーボ系は不安定に
なる。上述する不都合を解消するためには、クロック周
波数をカラーサブキャリアの４逓倍とすれば良いことに
なるが、DA変換回路は14MHzを越すクロックに追従出来
ない。（ニ）問題点を解決するための手段そこで、本発明は、ｎbitのDA変換回路をｍ（＜ｎ）b
itのDA変換回路としても機能し得る様に、ディジタルデ
ータをラッチするｎbitのラッチ回路と、ラッチ出力を
プリセットパルスによりプリセットしクロックを計数す
るｎbitの第１カウンタと、前記クロックをカウントア
ップするｎbitの第２カウンタと、前記第１カウンタの
ｎbitカウントアップ出力とｍbitカウントアップ出力を
選択入力としてセットパルスを導出する第１選択回路
と、前記第２カウンタのｎbitカウントアップ出力とｍb
itカウントアップ出力とを選択入力とし前記第１選択回
路に連動してプリセットパルスを導出する第２選択回路
と、前記セットパルスと前記プリセットパルスとをセッ
ト端子とリセット端子に入力するフリップフロップとを
設けることを特徴とする。（ホ）作用よって、本発明によれば両選択回路がｍbit側を選択
すると、フリップフロップはｍbitオーバフロー出力に
同期して作動し、ｎbit側を選択するとｎbitオーバフロ
ー出力に同期して作動することになり、データのbit数
に合わせて正確で而も可能な限り周期の短いパルス幅変
調出力が形成されることになる。（ヘ）実施例以下、本発明を図示せる一実施例に従い説明する。第
１図は、10bitと8bitに切換可能にしたDA変換回路を示
している。本実施例のDA変換回路は、選択制御出力がロ
ーレベルのとき10bitDA変換回路として機能し、ハイレ
ベルのとき8bitDA変換回路として機能することを特徴と
する。まず10bitのディジタルデータが30Hz相当の周期
で入力されると、データラッチ回路（１）は入力される
10bitのデータを高い周波数のラッチパルスによってラ
ッチする。ラッチデータは、3.5KHz（＝ｆsc/1024）の
プリセットパルス（PP）によってラッチする。プリセッ
トカウンタ（２）にプリセットされる。プリセット後、
前記プリセットカウンタ（２）は、セットパルス（SP）
を導出すべく色副搬送波相当周波数ｆsc（≒3.58M Hz）
のクロック計数する。一方、10bitのフリーランカウン
タ（第２カウンタ）（３）はプリセットパルス（PP）を
導出すべくクロックを形成する。プリセットカウンタ
（２）の第8bit目と第10bit目のカウントアップ出力は
第１選択回路（５）に入力される。また、フリーランカ
ウンタ（３）の8bit目と10bit目のカウントアップ出力
は第２選択回路（６）に入力される。両選択回路（５）
（６）はローレベルの選択回路出力を受けて10bit目の
カウントアップ出力をそれぞれセットパルス（SP）とプ
リセットパルス（PP）として入力している。フリップフ
ロップ（４）は、セットパルス（SP）によってセットさ
れ、固定周期のプリセットパルス（PP）によってリセッ
トされる。従ってフリップフロップ出力は、プリセット
値が2¹⁰（＝1024）にカウントアップされる迄の期間ロ
ーレベルを保持することになり、逆にプリセット値に相
当する期間ハイレベルとなる。このフリップフロップ出
力が、3.48KHzのパルス幅変調出力として導出される。
尚、このパルス幅変調出力はプリセット周波数の1/20の
周波数（≒175Hz）をカットオフ周波数とするローパス
フィルタの図示省略に入力され、平滑されアナログ出力
に変換される。一方、360Hzで変化する8bitのディジタルデータが前
記データラッチ回路（１）に入力されると、高い周波数
のデータがラッチパルスによって下位8bit分のディジタ
ルデータがラッチされる。このラッチデータは、13.98K
Hz（＝ｆsc/256）周期のリセットパルスにより前記プリ
セットカウンタ（２）にプリセットされる。プリセット
後、前記プリセットカウンタ（２）はクロックを計数し
8bit目のカウントアップ出力が発せられる。ハイレベル
の選択制御出力を入力する前記第12選択回路（５）は、
この8bit目のカウントアップ出力をセットパルスとして
前記フリップフロップ（４）のセット入力としている。
また、前記第２選択回路（６）もハイレベルの選択制御
出力を入力して前記フリーランカウンタ（３）の8bit目
のカウントアップ出力をプリセットパルス（PP）として
選択しており、前記フリップフロップ（４）はこのプリ
セットパルス（PP）をリセット入力としている。従って
フリップフロップ出力は13.98KHzのパルス幅変調出力と
して導出される。上述する本実施例のDA変換回路は、同一IC内に４個形
成されてビデオテープレコーダのヘッドサーボ回路とキ
ャプスタンサーボ回路の一部を構成している。第２図
は、このサーボ回路の記録モードに於ける回路ブロック
図を示す。このサーボ回路は、ヘッドの回転位相を制御
するためヘッドモータより得られる約360HzのヘッドFG
信号をヘッド速度制御回路（７）に入力して8bitの速度
制御データを形成しヘッドモータより得られる30Hzのヘ
ッドPG信号と垂直同期信号の1/2分周出力をキャプスタ
ン位相制御回路（10）に入力して10bitの位相制御デー
タを形成している。更に、サーボ回路は回転位相を制御
するためキャプスタンモータより得られる360Hzのキャ
プスタンFG信号をキャプスタン速度制御回路（９）に入
力して8bitの速度制御データを形成し、30Hzのキャプス
タンPG信号と垂直同期信号の1/2分周出力をキャプスタ
ン位相制御回路（10）に入力して10bitの位相制御デー
タを形成している。これらの各データは、データ選択回路（11）に入力さ
れる。このデータ選択回路（11）は、2bitの選択出力に
従って４種類のデータを循環的に選択する。選択データ
は共通のデータ線路を介して前述する４個のDA変換回路
（12）（13）（14）（15）に入力される。カラーサブキ
ャリアを入力する切換信号発生回路（16）は、前述する
2bitの選択出力に対応するデータラッチパルスをそれぞ
れのDA変換回路（12）（13）（14）（15）に入力して、
それぞれのデータをラッチせしめている。従って第1DA
変換回路（12）と第3DA変換回路（14）には、8bitのデ
ィジタルデータがラッチされ、第2DA変換回路（13）と
第4DA変換回路（15）には10bitのディジタルデータがラ
ッチされることになる。そこで、第１・第3DA変換回路
（12）（14）には、ハイレベルの選択制御出力が、また
第２・第4DA変換回路（13）（15）にはローレベルの選
択制御出力が入力される。その結果第１・第3DA変換回
路（12）（14）からは13.98KHzのパルス幅変調出力が導
出され、700Hzのカットオフ周波数を有する第１・第３
ローパスフィルタ（17）（19）に入力される。また、第
２・第4DA変換回路（13）（15）からは、3.48KHzのパル
ス幅変調出力が導出され、カットオフ周波数を174Hzと
する第２・第４ローパスフィルタ（18）（20）に入力さ
れる。第１ローパス出力と第２ローパス出力は第１加算
回路（21）に入力されてヘッドモータドライブ回路の制
御入力とされる。また、第３ローパス出力と第４ローパ
ス出力は第２加算回路（22）に入力されてキャプスタン
モータドライブ回路の制御入力とされる。尚前述する切
換信号発生回路（16）と４個のDA変換回路（12）（13）
（14）（15）は同一IC内に形成されている。（ト）発明の効果よって、本発明によれば、各DA変換回路を必要に応じ
てビット切換することが出来IC回路に汎用性を持たせる
ことが出来その効果は大である。

【図面の簡単な説明】第１図は本発明の一実施例を示すDA変換回路の回路図、
第２図は本実施例のDA変換回路をビデオテープレコーダ
のサーボ回路に採用した回路ブロック図を、それぞれ示
す。（２）……プリセットカウンタ（第１カウンタ）、
（３）……フリーランカウンタ（第２カウンタ）、
（５）（６）……第１、第２選択回路、（４）……フリ
ップフロップ、（１）……ラッチ回路。

Claims

(57)【特許請求の範囲】１．ｎbit又はｍbit（ｎ＞ｍ）のデジタルデータをラッ
チするラッチ回路と、ラッチデータをプリセットパルスによりプリセットし、
クロックを計数するｎbitの第１カウンタと、前記クロックをカウントアップするｎbitの第２のカウ
ンタと、前記第１カウンタのｎbitカウントアップ出力とｍbitカ
ウントアップ出力を選択入力してセットパルスを導出す
る第１選択回路と、前記第２カウンタのｎbitカウントアップ出力とｍbitカ
ウントアップ出力を選択入力として前記第１選択回路に
連動して前記プリセットパルスを導出する第２選択回路
と、前記セットパルスと前記プリセットパルスとをセット端
子とリセット端子に入力するフリップフロップとを、そ
れぞれ配して成るDAコンバータ。