JPS6367682B2 - - Google Patents
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- JPS6367682B2 JPS6367682B2 JP56005273A JP527381A JPS6367682B2 JP S6367682 B2 JPS6367682 B2 JP S6367682B2 JP 56005273 A JP56005273 A JP 56005273A JP 527381 A JP527381 A JP 527381A JP S6367682 B2 JPS6367682 B2 JP S6367682B2
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- Japan
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- circuit
- sample
- output
- voltage
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Feedback Control In General (AREA)
- Control Of Voltage And Current In General (AREA)
- Adjustment Of The Magnetic Head Position Track Following On Tapes (AREA)
Description
【発明の詳細な説明】
本発明は、制御電圧に対応して出力レベルが連
続的に変化する系において、出力レベルが最大ま
たは最小になるように、デジタル演算処理に基づ
いて制御電圧を自動的に制御するようにした電圧
制御装置に関するものである。
続的に変化する系において、出力レベルが最大ま
たは最小になるように、デジタル演算処理に基づ
いて制御電圧を自動的に制御するようにした電圧
制御装置に関するものである。
従来、この種の電圧制御装置は、アナログ量を
扱うだけにアナログ回路で構成されており、この
ため回路規模が大きく、また、調整箇所が多いた
め、IC化やLSI化に適さない等、様々な問題があ
つた。
扱うだけにアナログ回路で構成されており、この
ため回路規模が大きく、また、調整箇所が多いた
め、IC化やLSI化に適さない等、様々な問題があ
つた。
本発明は、上記従来の問題点を解決するもの
で、演算部をすべてデジタル的に行なうため調整
箇所が不要となり、IC化やLSI化に極めて適し、
また、精度はデジタル的に自由に変えられるとい
う長所を有するものであり、コンパクトな回路構
成でこれを実現したものであつて、ある系の出力
レベルを順次サンプルホールドするサンプルホー
ルド回路（以下、Ｓ／Ｈ回路と略称する）と、そ
の出力を比較する比較回路と、上記Ｓ／Ｈ回路に
サンプルパルスを供給するタイミングパルス発生
回路（以下、TP回路と略称する）と、上記TP回
路からの情報と比較回路からの情報により演算を
行なう演算回路と、演算回路により制御されるア
ツプダウンカウンタ（以下、Ｕ／Ｄカウンタと略
称する）と、そのＵ／Ｄカウンタの出力をデジタ
ル−アナログ（DA）変換するＤ／Ａ変換回路を
もつて構成されることを骨子とするものである。
で、演算部をすべてデジタル的に行なうため調整
箇所が不要となり、IC化やLSI化に極めて適し、
また、精度はデジタル的に自由に変えられるとい
う長所を有するものであり、コンパクトな回路構
成でこれを実現したものであつて、ある系の出力
レベルを順次サンプルホールドするサンプルホー
ルド回路（以下、Ｓ／Ｈ回路と略称する）と、そ
の出力を比較する比較回路と、上記Ｓ／Ｈ回路に
サンプルパルスを供給するタイミングパルス発生
回路（以下、TP回路と略称する）と、上記TP回
路からの情報と比較回路からの情報により演算を
行なう演算回路と、演算回路により制御されるア
ツプダウンカウンタ（以下、Ｕ／Ｄカウンタと略
称する）と、そのＵ／Ｄカウンタの出力をデジタ
ル−アナログ（DA）変換するＤ／Ａ変換回路を
もつて構成されることを骨子とするものである。
次に本発明の具体的回路例を説明する前に、第
１図に基づいて原理的動作説明を行う。
１図に基づいて原理的動作説明を行う。
まず、外部系１の出力レベルを最大になるよう
に制御することを考える。
に制御することを考える。
外部系１の制御入力へ適当な制御電圧を本発明
に係る電圧制御装置２より与え、その時の外部系
１の出力レベルをサンプルホールド（ホールド値
をX1とする）した後、外部系１へ与える制御電
圧を変化（例えば増加）して、その後、再び出力
レベルをサンプルホールド（そのホールド値は
X2）し、X1とX2を比較する。X2＞X1であるなら
ば、さらに制御電圧を増し、次のホールド値X3
とX2を比較する。すなわち、ホールド値が前サ
ンプルホールド値に比べて減少するまで、制御電
圧を同一方向に変化させ、前サンプルホールド値
に比べて後サンプルホールド値が小であれば制御
電圧の変位方向を反転して与える。この動作を繰
り返すことにより、制御電圧は出力レベルが最大
となる点を中心に微小振動して安定する。これを
模式的に示したのが第２図であり、ａは制御電
圧、ｂは出力レベルを示している。
に係る電圧制御装置２より与え、その時の外部系
１の出力レベルをサンプルホールド（ホールド値
をX1とする）した後、外部系１へ与える制御電
圧を変化（例えば増加）して、その後、再び出力
レベルをサンプルホールド（そのホールド値は
X2）し、X1とX2を比較する。X2＞X1であるなら
ば、さらに制御電圧を増し、次のホールド値X3
とX2を比較する。すなわち、ホールド値が前サ
ンプルホールド値に比べて減少するまで、制御電
圧を同一方向に変化させ、前サンプルホールド値
に比べて後サンプルホールド値が小であれば制御
電圧の変位方向を反転して与える。この動作を繰
り返すことにより、制御電圧は出力レベルが最大
となる点を中心に微小振動して安定する。これを
模式的に示したのが第２図であり、ａは制御電
圧、ｂは出力レベルを示している。
また、出力レベルが最小になるように制御する
場合も動作を逆にすればよく、考え方は同様であ
る。
場合も動作を逆にすればよく、考え方は同様であ
る。
さて、このような動作を実現する回路の要部構
成図を第３図に示す。同図において、Ｓ／Ｈ回路
３，４は外部系１の出力レベルを入力とし、TP
回路５で発生するサンプルパルスで入力を順次サ
ンプルホールドする。比較回路６は、前記Ｓ／Ｈ
回路３，４の出力を順次比較し、“Ｈ”もしくは
“Ｌ”のデジタル信号を出力する。演算回路７は、
比較回路６で得られる情報と、TP回路５からの
情報により演算を行い、次段のＵ／Ｄカウンタ８
を制御する。Ｕ／Ｄカウンタ８の出力はＤ／Ａ変
換回路９によりＤ／Ａ変換され、外部系１へ制御
電圧として出力される。
成図を第３図に示す。同図において、Ｓ／Ｈ回路
３，４は外部系１の出力レベルを入力とし、TP
回路５で発生するサンプルパルスで入力を順次サ
ンプルホールドする。比較回路６は、前記Ｓ／Ｈ
回路３，４の出力を順次比較し、“Ｈ”もしくは
“Ｌ”のデジタル信号を出力する。演算回路７は、
比較回路６で得られる情報と、TP回路５からの
情報により演算を行い、次段のＵ／Ｄカウンタ８
を制御する。Ｕ／Ｄカウンタ８の出力はＤ／Ａ変
換回路９によりＤ／Ａ変換され、外部系１へ制御
電圧として出力される。
次に、本発明のより具体的な回路構成を第４図
に示し、それに対応したタイミングチヤートを第
５図に示し、これらに基づいて説明を行う。
に示し、それに対応したタイミングチヤートを第
５図に示し、これらに基づいて説明を行う。
外部系１の出力S7は、アナログスイツチSW1，
SW2、コンデンサC1，C2、抵抗r1，r2で構成され
るＳ／Ｈ回路３，４でサンプルホールドされる。
ここで、抵抗r1，r2は高周波のノイズによる誤動
作を防ぐために付加してあるもので、省略しても
かまわない。
SW2、コンデンサC1，C2、抵抗r1，r2で構成され
るＳ／Ｈ回路３，４でサンプルホールドされる。
ここで、抵抗r1，r2は高周波のノイズによる誤動
作を防ぐために付加してあるもので、省略しても
かまわない。
TP回路５は、Ｄ−フリツプフロツプ回路１０、
ANDゲート回路１１，１２、イインバータ１３，
１４、コンデンサC3、抵抗r3で構成され、基本ク
ロツクS1より種々のタイミングS2，S3，S4，S5，
S6をつくる回路である。
ANDゲート回路１１，１２、イインバータ１３，
１４、コンデンサC3、抵抗r3で構成され、基本ク
ロツクS1より種々のタイミングS2，S3，S4，S5，
S6をつくる回路である。
今、第５図に示す第３クロツク目（以下、CK3
と称す）に注目する。本発明に係る電圧制御装置
２から出力される制御電圧S13が増した（矢印Ａ
参照）後、外部出力レベルS7がS3によりサンプル
ホールドされ、その結果、S8のホールド値が上が
りS8＞S9となつて、コンパレータ１５の出力S10
は“Ｈ”となる。演算回路７のEX−OR回路１
６では、上記S10“Ｈ”とS2“Ｈ”が入力され、S11
に示す如く“Ｌ”を出力する。その結果、JK−
フリツプフロツプ回路１７は、インバータ１３か
らのクロツクS5が入つても反転せず、Ｑ出力S12
は同レベル（この例では“Ｈ”）を繊持し、すな
わちＵ／Ｄカウンタ８は再びアツプカウントに設
定され、S6によりアツプカウントし、CK4では制
御電圧S13はさらに増す。この動作は、後のサン
プル値が前のサンプル値より小になるまで繰り返
し続く。
と称す）に注目する。本発明に係る電圧制御装置
２から出力される制御電圧S13が増した（矢印Ａ
参照）後、外部出力レベルS7がS3によりサンプル
ホールドされ、その結果、S8のホールド値が上が
りS8＞S9となつて、コンパレータ１５の出力S10
は“Ｈ”となる。演算回路７のEX−OR回路１
６では、上記S10“Ｈ”とS2“Ｈ”が入力され、S11
に示す如く“Ｌ”を出力する。その結果、JK−
フリツプフロツプ回路１７は、インバータ１３か
らのクロツクS5が入つても反転せず、Ｑ出力S12
は同レベル（この例では“Ｈ”）を繊持し、すな
わちＵ／Ｄカウンタ８は再びアツプカウントに設
定され、S6によりアツプカウントし、CK4では制
御電圧S13はさらに増す。この動作は、後のサン
プル値が前のサンプル値より小になるまで繰り返
し続く。
次に、CK6に注目する。CK5にS3によりサンプ
ルホールドされたS8のレベルよりも、CK6にS4に
よりサンプルホールドされたS9のレベルが小であ
るので、S10は“Ｈ”を示し、EX−OR回路１６
には“Ｈ”，“Ｌ”が入力され、出力S11は“Ｈ”
になる。このため、JK−フリツプフロツプ回路
１７のＱ出力はインバータ１３からのクロツクS5
により反転し、すなわちS12が“Ｌ”に反転する。
このため、Ｕ／Ｄカウンタ８はアツプカウンタか
らダウンカウンタへ切り換えられ、S6のクロツク
によりダウンカウントし、このため、Ｄ／Ａ変換
をするラダー抵抗１８の出力は、S13に示す如く
減少する。
ルホールドされたS8のレベルよりも、CK6にS4に
よりサンプルホールドされたS9のレベルが小であ
るので、S10は“Ｈ”を示し、EX−OR回路１６
には“Ｈ”，“Ｌ”が入力され、出力S11は“Ｈ”
になる。このため、JK−フリツプフロツプ回路
１７のＱ出力はインバータ１３からのクロツクS5
により反転し、すなわちS12が“Ｌ”に反転する。
このため、Ｕ／Ｄカウンタ８はアツプカウンタか
らダウンカウンタへ切り換えられ、S6のクロツク
によりダウンカウントし、このため、Ｄ／Ａ変換
をするラダー抵抗１８の出力は、S13に示す如く
減少する。
このような動作を行うことにより、外部系１の
出力レベルS7は最大レベルの近傍でわずかに変化
しつつ安定点に達する。
出力レベルS7は最大レベルの近傍でわずかに変化
しつつ安定点に達する。
上述した例では、外部系１の出力が最大の点で
安定点を達するが、最小点で安定させるためには
若干の変更を行なえばよい。例えば、EX−OR
回路１６の入力S2を、Ｄ−フリツプフロツプ回路
１０のからＱに変更するか、もしくはEX−
OR回路をEX−NOR回路に変更する等である。
安定点を達するが、最小点で安定させるためには
若干の変更を行なえばよい。例えば、EX−OR
回路１６の入力S2を、Ｄ−フリツプフロツプ回路
１０のからＱに変更するか、もしくはEX−
OR回路をEX−NOR回路に変更する等である。
また、本例では、外部出力レベルが直流電位を
もつ場合を述べたが、交流成分の場合は本回路の
入力以前に整流する等、外部出力を直流電圧に変
換することにより本発明は同様に使えるものであ
る。
もつ場合を述べたが、交流成分の場合は本回路の
入力以前に整流する等、外部出力を直流電圧に変
換することにより本発明は同様に使えるものであ
る。
また、精度を上げるためにはＵ／Ｄカウンタ８
のビツト数をあげることにより、又、基本クロツ
ク周波数を増すことにより容易に行なえる。
のビツト数をあげることにより、又、基本クロツ
ク周波数を増すことにより容易に行なえる。
次に本発明のビデオテープレコーダ（VTR）
のオートトラツキング装置に応用した例について
説明する。
のオートトラツキング装置に応用した例について
説明する。
第６図は再生ヘツドａ，ｂ，ｃの走査時の位置
と、再生ヘツドと同一アジマスをもつ磁気テープ
Ｔ上の記録トラツクの関係を示したものである。
記録時と同一速度で再生する場合、再生ヘツドの
走査軌称は記録トラツクと同一の傾きとなるが、
必ずしも記録トラツク上を走査するとはかぎらな
い。例えば第６図中にａで示す再生ヘツドの軌跡
と記録トラツクＢが全く一致した時（斜線の部分
で再生される）、RF信号出力は最大となるが、同
第６図にｂで示すごとく再生ヘツドの半分しか一
致しない時（斜線の部分のみ再生される）は、
RF出力は約半分になり、さらにｃで示すごとく
全く一致しない時はRF信号出力は零となる。す
なわち、再生信号出力を最大にするには第６図に
ａで示す如く再生ヘツドを記録トラツクと一致す
るように変位すればよい。
と、再生ヘツドと同一アジマスをもつ磁気テープ
Ｔ上の記録トラツクの関係を示したものである。
記録時と同一速度で再生する場合、再生ヘツドの
走査軌称は記録トラツクと同一の傾きとなるが、
必ずしも記録トラツク上を走査するとはかぎらな
い。例えば第６図中にａで示す再生ヘツドの軌跡
と記録トラツクＢが全く一致した時（斜線の部分
で再生される）、RF信号出力は最大となるが、同
第６図にｂで示すごとく再生ヘツドの半分しか一
致しない時（斜線の部分のみ再生される）は、
RF出力は約半分になり、さらにｃで示すごとく
全く一致しない時はRF信号出力は零となる。す
なわち、再生信号出力を最大にするには第６図に
ａで示す如く再生ヘツドを記録トラツクと一致す
るように変位すればよい。
次に、再生ヘツドをシリンダの回転方向と垂直
方向に変位可能なVTRの回転ヘツド群の模式図
を第７図に示す。第７図において、１９，２０は
再生ヘツド、２１，２２は上記各再生ヘツド１
９，２０を先端（自由端）に取付けたバイモルフ
型圧電素子等で構成されたヘツド駆動素子、２
３，２４は記録・再生ヘツド、２５はモーター２
５ａによつて回転される回転シリンダである。上
記ヘツド駆動素子２１，２２は印加電圧に応じて
変位量（たわみ量）を制御することができるもの
である。
方向に変位可能なVTRの回転ヘツド群の模式図
を第７図に示す。第７図において、１９，２０は
再生ヘツド、２１，２２は上記各再生ヘツド１
９，２０を先端（自由端）に取付けたバイモルフ
型圧電素子等で構成されたヘツド駆動素子、２
３，２４は記録・再生ヘツド、２５はモーター２
５ａによつて回転される回転シリンダである。上
記ヘツド駆動素子２１，２２は印加電圧に応じて
変位量（たわみ量）を制御することができるもの
である。
このようなVTRにおいて、前述した再生ヘツ
ドと記録トラツクのずれの補正は、再生ヘツドの
変位量を制御することにより実現できる。
ドと記録トラツクのずれの補正は、再生ヘツドの
変位量を制御することにより実現できる。
次に、再生ヘツドの変位量を制御する仕方につ
いて説明する。今、VTRは記録時と同一のテー
プ速度で再生されているものとし、第７図の再生
ヘツド１９のみに注目するものとする。第８図ｂ
に示す如く、１フレーム単位でステツプ的に電圧
が上がるような印加電圧をヘツド駆動素子２１に
与えた場合、再生ヘツド１９の走査軌跡は第８図
ｃに示す如く、１フレームごとに記録トラツクに
対し変位することになり、それに伴い再生信号出
力は第８図ｄに示す如く変化するのは容易に理解
できる。ここで、第８図ａに示すヘツドスイツチ
信号（以下、HSWと称す）は、シリンダの回転
に同期した30Hzの方形波で、HSWがHighレベル
の時、再生ヘツド１９がテープと接触して再生し
ている期間とする。また、第８図ｃにおいて、斜
線の部分は再生ヘツド１９が同一アジマスの記録
トラツク上を走査して再生する部分を示してお
り、F1，F2……F8は第１フレーム，第２フレー
ム、……第８フレームを表わしている。そこで、
RF信号出力が最大になるように印加電圧を常に
制御する必要があるが、これを次のごとくして実
現している。
いて説明する。今、VTRは記録時と同一のテー
プ速度で再生されているものとし、第７図の再生
ヘツド１９のみに注目するものとする。第８図ｂ
に示す如く、１フレーム単位でステツプ的に電圧
が上がるような印加電圧をヘツド駆動素子２１に
与えた場合、再生ヘツド１９の走査軌跡は第８図
ｃに示す如く、１フレームごとに記録トラツクに
対し変位することになり、それに伴い再生信号出
力は第８図ｄに示す如く変化するのは容易に理解
できる。ここで、第８図ａに示すヘツドスイツチ
信号（以下、HSWと称す）は、シリンダの回転
に同期した30Hzの方形波で、HSWがHighレベル
の時、再生ヘツド１９がテープと接触して再生し
ている期間とする。また、第８図ｃにおいて、斜
線の部分は再生ヘツド１９が同一アジマスの記録
トラツク上を走査して再生する部分を示してお
り、F1，F2……F8は第１フレーム，第２フレー
ム、……第８フレームを表わしている。そこで、
RF信号出力が最大になるように印加電圧を常に
制御する必要があるが、これを次のごとくして実
現している。
まず、RF信号の検波出力（以下、エンベロー
プと称す）をサンプルホールドした後、ヘツド駆
動素子に与える印加電圧を変化、例えば増して、
次フレームでのエンベロープと比較する。
プと称す）をサンプルホールドした後、ヘツド駆
動素子に与える印加電圧を変化、例えば増して、
次フレームでのエンベロープと比較する。
そして、次フレームのエンベロープが大である
なら、さらに印加電圧を増し、さらに次のエンベ
ロープと比較する。すなわち、エンベロープが前
フレームに比べて減少するまで印加電圧を同一方
向に変化させる。そして、前フレームのエンベロ
ープに比べて、後フレームのエンベロープが小で
あれば、ヘツド駆動素子に与える印加電圧の変位
方向を反転して与えるとよい。
なら、さらに印加電圧を増し、さらに次のエンベ
ロープと比較する。すなわち、エンベロープが前
フレームに比べて減少するまで印加電圧を同一方
向に変化させる。そして、前フレームのエンベロ
ープに比べて、後フレームのエンベロープが小で
あれば、ヘツド駆動素子に与える印加電圧の変位
方向を反転して与えるとよい。
第９図ａはヘツド駆動素子に与える印加電圧と
エンベロープレベルの関係を模式的に示したもの
であり、第９図ｂは本装置の動作時の１フレーム
ごとの印加電圧の変化を示したもので、第９図ｃ
はその時のエンベロープレベルの変化を模式的に
示したものである。第１フレームから第５フレー
ムまでエンベロープは増加し、印加電圧も単調に
増加しているが。第６フレームにおいてエンベロ
ープは減少し、それに伴い第７フレームの印加電
圧の変化方向は反転し、減少する。これにより第
７フレームのエンベロープは再び増加する。第８
フレームで再びエンベロープが減少すると、それ
に伴い印加電圧の変化方向も反転する。このよう
に第５フレームから、印加電圧はエンベロープが
最大となる電圧を中心にわずかに変化しつつ安定
点に達しているのがわかる。
エンベロープレベルの関係を模式的に示したもの
であり、第９図ｂは本装置の動作時の１フレーム
ごとの印加電圧の変化を示したもので、第９図ｃ
はその時のエンベロープレベルの変化を模式的に
示したものである。第１フレームから第５フレー
ムまでエンベロープは増加し、印加電圧も単調に
増加しているが。第６フレームにおいてエンベロ
ープは減少し、それに伴い第７フレームの印加電
圧の変化方向は反転し、減少する。これにより第
７フレームのエンベロープは再び増加する。第８
フレームで再びエンベロープが減少すると、それ
に伴い印加電圧の変化方向も反転する。このよう
に第５フレームから、印加電圧はエンベロープが
最大となる電圧を中心にわずかに変化しつつ安定
点に達しているのがわかる。
さて、このような動作を実現する回路として、
ヘツド駆動素子に与える印加電圧を制御電圧と考
えて前述した本発明に係る電圧制御装置を用いれ
ばよいことは明らかである。但し、この例での出
力は、VTRからのRF信号であるため、検波回路
を通して検波した信号を、前述した電圧制御装置
に入力する必要がある。このようにして、再生出
力が最大となる制御電圧を自動的に与えることが
できる。
ヘツド駆動素子に与える印加電圧を制御電圧と考
えて前述した本発明に係る電圧制御装置を用いれ
ばよいことは明らかである。但し、この例での出
力は、VTRからのRF信号であるため、検波回路
を通して検波した信号を、前述した電圧制御装置
に入力する必要がある。このようにして、再生出
力が最大となる制御電圧を自動的に与えることが
できる。
以上、詳述したように、本発明は制御電圧に対
応して出力レベルが連続的に変化するあらゆる系
において、外部系の出力レベルが最大または最小
となるように上記系の制御電圧を自動的に設定す
るものであり、かつ演算部はすべてデジタルで行
なわれるため調整箇所がなく、IC化、LSI化に極
めて適しているものであつて、前述の例で述べた
VTRはもちろんのこと、他の多くの装置に応用
できることができるものであり、その価値は極め
て大なるものがある。
応して出力レベルが連続的に変化するあらゆる系
において、外部系の出力レベルが最大または最小
となるように上記系の制御電圧を自動的に設定す
るものであり、かつ演算部はすべてデジタルで行
なわれるため調整箇所がなく、IC化、LSI化に極
めて適しているものであつて、前述の例で述べた
VTRはもちろんのこと、他の多くの装置に応用
できることができるものであり、その価値は極め
て大なるものがある。
第１図は本発明の使用例を説明するためのブロ
ツク図、第２図ａ，ｂは信号波形図、第３図は本
発明の一実施例の要部ブロツク図、第４図は同本
発明の具体的な回路構成図、第５図は第４図のタ
イミングチヤート、第６図は再生ヘツドと記録ト
ラツクの位置関係を示した図、第７図は回転ヘツ
ドの取付け構造の一例を示した図、第８図ａ，
ｂ，ｃ，ｄは印加電圧による再生ヘツドの変位と
RF信号の関係を示した図、第９図ａ，ｂ，ｃは
本発明の応用例の動作時の印加電圧とエンベロー
プレベルの関係の一例を示した図である。 １……外部系、２……電圧制御装置、３，４…
…サンプルホールド回路、５……タイミングパル
ス発生回路、６……比較回路、７……演算回路、
８……Ｕ／Ｄカウンタ、９……Ｄ／Ａ変換回路、
１０……Ｄ−フリツプフロツプ回路、１１，１２
……ANDゲート回路、１３，１４……インバー
タ、１５……コンパレータ、１６……EX−OR
回路、１７……JK−フリツプフロツプ回路、１
８……ラダー抵抗。
ツク図、第２図ａ，ｂは信号波形図、第３図は本
発明の一実施例の要部ブロツク図、第４図は同本
発明の具体的な回路構成図、第５図は第４図のタ
イミングチヤート、第６図は再生ヘツドと記録ト
ラツクの位置関係を示した図、第７図は回転ヘツ
ドの取付け構造の一例を示した図、第８図ａ，
ｂ，ｃ，ｄは印加電圧による再生ヘツドの変位と
RF信号の関係を示した図、第９図ａ，ｂ，ｃは
本発明の応用例の動作時の印加電圧とエンベロー
プレベルの関係の一例を示した図である。 １……外部系、２……電圧制御装置、３，４…
…サンプルホールド回路、５……タイミングパル
ス発生回路、６……比較回路、７……演算回路、
８……Ｕ／Ｄカウンタ、９……Ｄ／Ａ変換回路、
１０……Ｄ−フリツプフロツプ回路、１１，１２
……ANDゲート回路、１３，１４……インバー
タ、１５……コンパレータ、１６……EX−OR
回路、１７……JK−フリツプフロツプ回路、１
８……ラダー抵抗。
Claims (1)
- 【特許請求の範囲】 １ 制御電圧に対応して出力レベルが連続的に変
化する系において使用され、かつ、制御電圧を順
次変化させ、それに伴う出力レベルの変化を順次
検出することによつて、出力レベルが最大または
最小となるように制御電圧を自動的に設定する電
圧制御装置であつて、前記系の出力レベルを順次
サンプルホールドするサンプルホールド回路と、
該サンプルホールド回路の出力を比較する比較回
路と、前記サンプルホールド回路にサンプルパル
スを与えるタイミングパルス発生回路と、該タイ
ミングパルス発生回路からの情報と前記比較回路
からの情報により演算を行なうゲート回路とフリ
ツプフロツプ回路を含めて構成された演算回路
と、該演算回路により制御されるアツプダウンカ
ウンタと、該アツプダウンカウンタの出力をデジ
タル−アナログ変換するＤ／Ａ変換回路を具備
し、前記サンプルホールド回路は２個有し、各サ
ンプルホールド回路の入力端には同一入力信号を
与え、かつ、それらの各サンプルホールド回路に
はタイミングパルス発生回路よりタイミングの異
なるサンプルパルスを与え、それらの各サンプル
ホールド回路の各出力を前記比較回路の正負入力
端に与え前記Ｄ／Ａ変換回路の出力を制御電圧と
することを特徴とする電圧制御装置。 ２ 特許請求の範囲第１項の記載において、前記
演算回路はEX−OR回路とJKフリツプフロツプ
回路を縦続接続して構成し、前記EX−OR回路
の入力側に、前記比較回路の出力と、前記タイミ
ングパルス発生回路より前記サンプルパルスと同
期したパルスを供給するようにしたことを特徴と
する電圧制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56005273A JPS57120128A (en) | 1981-01-16 | 1981-01-16 | Voltage controller |
| US06/309,497 US4451860A (en) | 1980-10-09 | 1981-10-06 | Tracking-error correcting system in a video reproducing apparatus |
| EP81304712A EP0050024B1 (en) | 1980-10-09 | 1981-10-09 | Tracking-error correcting system in video reproducing apparatus |
| DE8181304712T DE3173644D1 (en) | 1980-10-09 | 1981-10-09 | Tracking-error correcting system in video reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56005273A JPS57120128A (en) | 1981-01-16 | 1981-01-16 | Voltage controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57120128A JPS57120128A (en) | 1982-07-27 |
| JPS6367682B2 true JPS6367682B2 (ja) | 1988-12-27 |
Family
ID=11606618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56005273A Granted JPS57120128A (en) | 1980-10-09 | 1981-01-16 | Voltage controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57120128A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07101492B2 (ja) * | 1983-09-28 | 1995-11-01 | キヤノン株式会社 | トラツキング装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345509A (en) * | 1976-10-07 | 1978-04-24 | Sony Corp | Automatic tracking apparatus |
-
1981
- 1981-01-16 JP JP56005273A patent/JPS57120128A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57120128A (en) | 1982-07-27 |
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