JPS6146849B2 - - Google Patents

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JPS6146849B2
JPS6146849B2 JP53007404A JP740478A JPS6146849B2 JP S6146849 B2 JPS6146849 B2 JP S6146849B2 JP 53007404 A JP53007404 A JP 53007404A JP 740478 A JP740478 A JP 740478A JP S6146849 B2 JPS6146849 B2 JP S6146849B2
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JP
Japan
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counter
signal
phase
clock
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Tadahiko Nakamura
Kenji Nakano
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Original Assignee
Sony Corp
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Publication date
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Priority to DE19792903317 priority patent/DE2903317A1/de
Priority to FR7902245A priority patent/FR2415829A1/fr
Priority to GB7903042A priority patent/GB2015201B/en
Priority to AT0062979A priority patent/AT380604B/de
Priority to NLAANVRAGE7900700,A priority patent/NL189582C/xx
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Publication of JPS6146849B2 publication Critical patent/JPS6146849B2/ja
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    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
    • G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
    • G11B15/1808—Driving of both record carrier and head
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
    • H02P23/18—Controlling the angular speed together with angular position or phase
    • H02P23/186—Controlling the angular speed together with angular position or phase of one shaft by controlling the prime mover
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
    • H02P23/22—Controlling the speed digitally using a reference oscillator, a speed proportional pulse rate feedback and a digital comparator
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    • Y10S388/00—Electricity: motor control systems
    • Y10S388/90—Specific system operational feature
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    • Y10S388/921—Timer or time delay means

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Control Of Electric Motors In General (AREA)
  • Control Of Velocity Or Acceleration (AREA)
  • Control Of Position Or Direction (AREA)
  • Feedback Control In General (AREA)

Description

【発明の詳細な説明】 本発明はモータ等の制御対象をサーボ制御する
方式に関し、より詳細にはデジタル形のサーボ方
式に関する。
一般に、駆動モータに対してサーボをかける必
要のある機器（例えば、VTR）に於いて、最も
普通に使用されている回路方式は、基準信号（或
いは被制御信号）よりランプ電圧を発生し、被制
御信号（或いは基準信号）で、その傾斜電圧をサ
ンプリングホールドして、制御対象モータの端子
電圧とする方法である。
第１図はこのような従来のサーボ方式のブロツ
ク回路図で、１０はモータ１２の回転を表わすタ
コパルスを受けるための端子で、第２図ａに示さ
れるこのタコパルス即ち被制御信号PG（制御対
象１２より発生する信号で、VTRの場合は回転
するヘツドドラムに取付けられたマグネツトと固
定して置かれたコイルとにより得られるが、勿論
周波数発電機FGからの信号でもよい。）は波形成
形回路１４で波形成形され、次いで第１のモノマ
ルチ１６、第２のモノマルチ１８に与えられる。
これらモノマルチ１６，１８及び後述するモノマ
ルチ２８は、PGコイルやマグネツトの取付位置
を制約させないようにまたその取付精度を厳密化
させないよう更には制御しきれないサーボの残留
誤差を補正する等の目的で設けられる。第２図ｂ
は第１のモノマルチ１６の出力波形、第２図ｃは
第２のモノマルチ１８及びランプ電圧発生回路２
０を経た後の出力波形を示す。第１図の２６は基
準信号発生回路であり、この基準信号は制御対象
１２を正しい速度あるいは一定の回転位相関係に
するために必要なもので、通常水晶発振器、ライ
ン電源周波数源等よりなつてもよい。第２図ｄは
この基準信号として例えばＶ同期波形を示す。２
８は上述したモノマルチ、３０はサンプリングパ
ルス発生回路でそれぞれの出力波形は第２図ｅ及
びｆに示されている。サンプリングパルス発生回
路３０からのサンプリングパルスは回路部分３２
で第２図ｃ及びｆに示すようにランプ電圧発生回
路２０のランプ部分をサンプリングする。第２図
ｇは被サンプリング電圧がホールド回路２２及び
モータ駆動増幅器２４を介してモータ１２に与え
られる際のモータ電圧を示す。附与電圧E1E2と
の差電圧レベルΔＥはサーボ誤差電圧を示す。
従つて、この様なランプ電圧をサンプリングし
て誤差を発生するサーボ方式に於いては、遅延時
間をRCの時定数で作り出すため、次の様な欠点
を持つている。
１ RC部品のバラツキを補正するための調整作
業が必要となる。
２ 部品の経時変化、温度特性により、サーボ特
性が変化する。
３ IC化が難かしい。また、IC化できても時定
数作成のRC部品が外付けとなり周辺部品で減
少せずにIC化のメリツトが薄れると共に、ピ
ン数が増え、高集積化が出来ない。
などである。
これらの欠点を解決する方法として、デジタル
型の誤差検出器がある。このデジタル型誤差検出
器の構成方法には、幾つかの方法が考れられ、す
でに知られているものもある。このデジタル型誤
差検出器の原理を第３図のタイミングチヤートに
関連して以下に説明する。被制御信号たるPG信
号（第３図ａ）と基準信号たるＶ同期信号との間
の時間間隔（第３図ｃの“１”の期間）をある一
定値に保つのがサーボの目的であるから、デジダ
ル形に於いてはこの時間間隔Ｔを充分に速いクロ
ツクでカウントし、そのカウント結果により目的
数に対して小さいか大きいかの判定を行なう。第
３図に於いては時間間隔Ｔの間で第３図ｄの如く
カウンタクロツクを発生させ、このクロツク数を
Ｎビツトからなるカウンタがカウントする。第３
図でｅはカウンタ１ビツト出力CT1，ｆはカウン
タ２ビツト出力CT2，ｇはカウンタＮビツト出力
CTNを示す。第３図ｃの“１”の終了時つまりＶ
同期エツジが来た時のカウンタの最上位ビツト
CTNは第３図ｇのように，，のいずれか１
つの状態になつているはずであり、はＴの間隔
の開きすぎ、は最適間隔、はＴの間隔が狭き
すぎの状態を示す。これは目的の時間間隔Ｔにな
つた時に丁度カウンタが一巡して全て“０”とな
るようにクロツクの周波数若しくはカウンタの段
数を選んだ結果である。従つて、第１及び第２図
に関連したアナログ方式ではサーボ誤差が直接電
圧値として得られるが、デジタル方式に於いては
サーボ誤差はカウンタの値としてデジタル値が与
えられる。故に、デジタル値が与えられるサーボ
誤差はモータに与えられる前に何らかの態様でア
ナログ電圧に変換される必要がある。このような
アナログ電圧に変換する態様としてはDA変換器
を使用する方法とPWM（パルス幅変調）を行な
う方法とがある。後者の方法は、上述したアナロ
グ方式でランプ電圧の中央をサンプリングする時
即ちPGとＶ同期の位相関係が最適状態の時、
PWMの“１”及び“０”の比即ちデユーテイを
50：50即ち１とするもので、フイルタを通つて直
流電圧化された後はアナログ方式と同じ値になる
ように設計する。そして、デジタル値で得られた
誤差によりこのPWM“１”、“０”の比を可変し
てやれば、アナログ方式と全く等価な機能を行な
わせることができる。この時に、PWMの繰返し
周期は直流電圧化のためのフイルタによる位相遅
れを誤差の発生する周波数に対して無視できる位
の値に選ばれなければならない。
このようなPWM方式のデジタル形誤差検出器
よりなるサーボ回路は基本的には全て論理回路で
実現できるため、 １ 高精度の制御が達成できる。
２ 部分のバラツキによる調整を回避できる。
３ 温度及び経時変化がない。
４ 高集積化が可能である。
等の利点を有するが、この反面クロツクの周波数
に基因する量子化誤差が必ず発生し、結果として
サーボに対してはエラー要素となるのでそれが影
響しないような設計をしなければならない。
本発明はこのような要請を満足するデジタル形
の誤差検出器を有するサーボを提供するもので、
特にVTRの回転ヘツドドラムサーボに関連して
実施化されたものである。しかしながら、本発明
の原理は以下に説明するドラムサーボの実施例に
限定されるものではなく、広範な応用が期待でき
る。
次に、本発明のドラムサーボへの実施例を述べ
るに先立ち、ドラムサーボ本来の役割について説
明する。DCモータを使用してVTRのドラムサー
ボを構成する場合、ドラムのビデオヘツドの位置
を特定の基準信号と一定の位相関係を持たせる位
相サーボが中心となる。また、当然の事ながら、
位相が合うためには速度が一致している必要があ
り、同時に速度サーボも必要である。つまり、
VTRに於いては、速度サーボループは位相サー
ボをかけるための必要条件的役割とも考えられ
る。また、位相ロツクする際の位相サーボループ
からの速度可変に対して大きく速度がずれない様
に制御し、引き込みを早くするダンピングとして
の役割も持つ。基本的に定速性が期待できるAC
モータを使用した場合、この速度ループは不要で
ある。第４図にこの位相サーボのタイミングチヤ
ートを示す。第４図ａはビデオヘツドの位置を示
すPG、第４図ｂは基準信号であつて、例えば記
録信号のＶ同期信号、再生CTL同期信号、30Hz
のクリスタル周波数源等の基準信号であつてもよ
い。位相サーボはPG信号ａと基準信号ｂの位相
のφを一定位相に維持する。勿論この時の基準信
号はVTRの録再モードのそれぞれで異なるし、
トラツキングをドラムで行なうかまたキヤプスタ
ン送りで行なうかによつても変つてくる。しかし
ながら第４図の位相φを一定に維持する原則は同
じである。
第５及び第６図は上述した原理に従つて構成さ
れたVTRのドラムサーボの回路図で、特に第５
図は速度サーボ部分、第６図は位相サーボ部分を
示す。端子５０及び５２に与えられるPGA及び
PGB信号は回転ヘツドドラムに等間隔で取付けら
れた例えば６個のボールピースと協働するほぼ18
゜離れたピツクアツプ・コイルからの２つの回転
速度タコパルス情報である。従つてPGA及び
PGB信号は回転ヘツドドラム１回転当りそれぞれ
６個のタコパルスとして生じる。PGAはPGBに
対して先行するように構成されている。それぞれ
のPG信号は増幅器５１，５３によつて増幅さ
れ、増幅されたPGA信号は速度サーボ用遅延回
路５４によつて所定量遅延され、フリツプフロツ
プ５６のセツト入力に与えられ、一方増幅された
PGB信号はフリツプフロツプ５６のリセツト入力
に直接与えられる。この遅延回路５４は、PGA
及びPGB信号間の時間長をカウンタで計数しその
カウント値をモータに与える速度指令電圧に対応
させる際に、このカウント操作及び構成の簡便化
のためのものであるため必ずしも必要なものでは
ない。
一方、縦続接続したフリツプフロツプ５８，６
０が設けられている。フリツプフロツプ５８のセ
ツト入力は増幅されたPGB信号を受け、フリツプ
フロツプ６０のセツト入力はフリツプフロツプ５
８の出力を受ける。フリツプフロツプ６０の出力
FF10はこれら２つのフリツプフロツプ５８，６
０のリセツト入力となる。フリツプフロツプ６０
のクロツク入力CPには後述するタイミング信号
Tiがクロツク発生カウンタ６２の出力ライン６
２ａから与えられる。このタイミング信号Tiは
PWMの周期を決定するもので、本実施例では約
3.5KHzの周波数を有する。このカウンタ６２は
例えば3.58MHzのクリスタル６４を有し、４つの
異なつた周波数のタイミングクロツク信号を発生
する。ライン６２ｂは3.58MHzのクロツク※０を
発生し、ライン６２ｃは※０／４の周波数（895KHz） のクロツク※１を発生し、ライン６２ｄは※０／３２の 周波数（112KHz）のクロツク※２を発生する。
出力ライン６２ｂのクロツク※０は例えば10ビツ
ト構成（1024進）のカウンタ６６のクロツク入力
CPとして与えられる。このカウンタの最大ビツ
ト位置あるいはカウンタが０に戻るタイミングを
示すMSD信号は図示したように立下がりビツト
として微分回路６８に与えられ、次いでフリツプ
フロツプ７０のリセツトパルスとなる。一方、出
力ライン６２ａのタイミングパルスTiはフリツ
プフロツプ７０のセツト入力となる。フリツプフ
ロツプ７０の出力であるFF2はPWM出力であ
り、この周期はTiクロツクによつて決定され、
リセツトパルス、即ちMSD信号はFF2のデユーテ
イ比即ちモータ７６への附勢電力レベルを決定す
る。
フリツプフロツプ７０のPWM出力2は積分
器７２で直流化され、次いでモータ駆動増幅器７
４で電力増幅される。
バツフアカウンタ６６は後述する態様でリセツ
トされ、このリセツトするタイミングはPWM用
のフリツプフロツプ７０のリセツト信号のタイミ
ングを変え、従つてモータ附勢電力レベルを変更
する。
バツフアカウンタ６６のリセツトのタイミング
は速度検出カウンタ７８のMSD出力によつて決
定される。このカウンタ７８も上述したバツフア
カウンタ６６と同様1024進のカウンタであつても
よい。このカウンタ７８は、ANDゲート８２で
FF1出力によつてストローブした※１クロツクと
ANDゲート８４でFF10出力によつてストローブ
した※０クロツクとANDゲート８６で後述する
位相サーボ部からのMFD出力によつてストロー
ブした後※１クロツクとをORゲート８８を介し
てクロツク入力CPで受ける。また、リセツト信
号としては増幅されたPGA信号をPGA増幅器か
らPGA′信号として受ける。カウンタ７８のMSD
立下がり出力は微分回路90で微分され、次いで
ANDゲート８０でFF10出力と同期され、その後
バツフアカウンタ６６にリセツト入力として与れ
られる。
第６図は位相サーボ回路部分を示し、この出力
はMFD信号として第５図の速度回路部分にAND
ゲート８６のMFD入力として与えられる。端子
１００には回転ヘツドドラムに固着したボールピ
ースに関連したビツクアツプ・コイルからの回転
ヘツドドラムの回転位相を表わすタコパルスP.
GCが与えられ、一方端子１０２には位相基準た
る基準パルスが与えられる。端子１００のPGC
信号は増幅器１０４及び遅延回路１０６を介して
フリツプフロツプ１０８のセツト入力に接続さ
れ、一方、端子１１０２の位相基準パルスはリセ
ツト入力に与えられる。即ち、フリツプフロツプ
１０８の出力は基準位相に対する回転ヘツドドラ
ムの位相差（固定遅延を含んだ）を示す。このフ
リツプフロツプ出力はANDゲート１１０に※２
クロツクのストローブ信号として与える。
一方、速度制御ループのFF10出力と同様に同
期信号FF21を与える２つの縦続接続したフリツ
プフロツプ１１２，１１４が設けられている。第
１のフリツプフロツプ１１２のセツト入力が位相
基準パルスを受けることを除き、この回路構成は
速度ループの上述したフリツプフロツプ５８，６
０の回路構成と同じである。
フリツプフロツプ１１４のFF21出力はANDゲ
ート１１６に於て※０クロツクのストローブ信号
として働く。ANDゲート１１０，１１６の出力
はORゲート１１８を介して位相誤差検出カウン
タ１２０のクロツク入力として与えられる。この
カウンタ１２０は例えば256進カウンタであり、
増幅されたPGC信号即ち増幅器１０４の出力
PGC′によつてリセツトされる。カウンタ１２０
の立下がりエツジの形のMSD出力は微分回路１
２２を介してANDゲート１２４に於てFF21出力
と同期せしめられ、次いで位相ループ用バツフア
カウンタ１２６のリセツト入力に与えられる。
カウンタ１２６は例えば256進カウンタであ
り、ANDゲート１２８に於て後述するシフト信
号ＴSFTでストローブされた※１クロツクとAND
ゲート１３０でFF21信号でストローブされた※
０クロツクをORゲート１３２を介してクロツク
入力で受ける。カウンタ１２６のMSD立下がり
エツジは微分回路１３４で微分され、この出力パ
ルスはフリツプフロツプ１３６のリセツト入力に
与えられる。フリツプフロツプ１３６のセツト入
力はPGA′信号を受けこの出力は速度ループに与
えられるMFD信号を与える。
上述したＴSFT信号はフリツプフロツプ１４
０、ANDゲート１４４、例えば256進のカウンタ
１４２よりなる回路によつて得られる。フリツプ
フロツプ１４０はそのセツト入力にはPGA′信号
が与えられ、リセツト入力にはカウンタ１４２の
256進のカウント値になつたことを表わす信号が
与えられる。フリツプフロツプ１４０のＱ出力は
ＴSFT信号を出力し、出力はカウンタ１４２を
リセツトする信号を与える。カウンタ１４２はそ
のクロツク入力にＴSFT信号でストローブした※
１クロツクを受ける。
第７図は第５図及び第６図の速度及び位相ルー
プよりなるデイジタルサーボの動作を説明するた
めの波形図であり、ａは端子１００に与えられる
PGC信号、ｂは端子５０に与えられるPGA信
号、ｃは端子５２に与えられるPGB信号、ｄは端
子１０２に与れられる位相基準信号（例えば1/2
に分周したＶ同期信号）である。PGC信号はド
ラム１回転に１つ生じ、従つてPGCパルス間は
ドラム１回転の時間をさす。また、ドラム１回転
期間即ちPGCパルス間にはそれぞれ６つのPGA
及びPGBパルスが存在する。
ｅ図は位相ループの動作波形を示し、ｅ―１は
遅延回路１０６の出力でPGCパルスの位置で立
上がり、所定量の遅延の後に立下がる。ｅ―２は
フリプフロツプ１０８の出力波形を示す。即ち、
ｅ―１の遅延回路出力の立下がりで立上がり、ｄ
のＶ同期信号位置で立下がる。ｅ―３はフリツプ
フロツプ１１２の出力の波形を示す。これはＶ同
期信号位置で立上がり、タイミング信号Tiの到
来で立下がる。ｅ―４はフリツプフロツプ１１４
の出力FF21の波形を示し、フリツプフロツプ１
１２のリセツトの時定でセツトされ次のTiタイ
ミングパルスの到来でリセツトされる。従つて端
子１００のPGCパルスと端子１０２の位相基準
パルスとの位相差に関連した位相誤差つまりフリ
ツプフロツプ１０８のパルス期間ｅ―２は※27ク
ロツクに関連づけられて最初カウンタ１２０でカ
ウントされ、次いでFF21のパルス期間に※０ク
ロツクをカウントしてMSD出力を生じる。つま
り、位相誤差量が大きければそれだけフリツプフ
ロツプ１０８の出力期間は長くなり、※２カウン
ト量も多くなるため、FF21期間（Tiの周期）で
の※０カウント量は少になり、このためカウンタ
１２０のMSD出力のタイミングは早くなる。。
ANDゲート１２４はMSD微分パルスが常にFF21
の期間内に生じることを保償するように働く。従
つて、位相ループ用バツフアカウンタ１２６は位
相誤差の大きさに応じてリセツトタイミングが変
運せしめられる。位相誤差検出カウンタ１２０は
各PGC信号のタイミングつまりヘツドの各回転
につき１度の割合でリセツトされ、従つて位相ル
ープ用バツフアカウンタ１２６は位相誤差情報即
ちMFD信号をヘツドの各回転当り６回の割合で
速度ループに導入する必要がある。この目的のた
め、バツフアカウンタ１２６のクロツク入力の制
御用にＴSFT信号が使用される。第７図のｆ―４
はこのＴSFT信号の波形を示す。このＴSFTパルス
は各PGAパルスの到来により生じ、ＴSFTパルス
の期間にバツフアカウンタ１２６が１回転するこ
とが必要である。即ち、バツフアカウンタ１２６
は測定した位相誤差を６回保持するようにされ
る。バツフアカウンタ１２６のMSD出力は位相
誤差検出カウンタ１２０の出力に関連した誤差情
報を６回継続した形でフリツプフロツプ１３６の
リセツト入力に供給される。故に、フリツプフロ
ツプ１３６のMFD出力はPGA信号の到来でオン
になり、位相誤差を表わす立下りタイミングを持
つことになる。
第７図のｆ―１は第５図の速度ループのPGA
信号の遅延回路５４の出力を示し、ｆ―２はフリ
ツプフロツプ５６の出力FF1を示し、ｆ―３は
MFD信号を示す。第７図ｇ及びｈはカウンタ１
２０及びカウンタ１２６のカウント状態をアナロ
グ的に表わした図で、カウンタ１２０はPGC信
号でリセツトされた後、フリツプフロツプ１０８
のバルス区間＊２クロツクをカウントし、更に
FF２１のパルス区間に＊０クロツクをカウント
する。この場合FF21のパルス区間にMSD出力を
生じ、このMSD出力によりカウンタ１２６をリ
セツトする。即ち、第７図ｈに示すようにＴSFT
信号の区間で＊１クロツクをカウントし巡回して
いるがFF21のパルス区間にはカウンタ１２０よ
りのMSD出力により強制的に巡回位相が変更さ
れる。また、第８図は第７図でｇの信号時間位置
を拡大して他の信号をも含ませて示した波形図で
ある。
第８図ａはPGA信号、ｂはPGB信号、ｃは
PGA信号に応じて立上がり、所定の固有の時間
の後に立下がる遅延回路５４の出力、ｄはこの立
下がりに応じてセツトされかつPGB信号に応じて
リセツトされるフリツプフロツプ５６の出力FF1
である。ｅは位相ループからのMFD信号であ
り、PGA信号により立上がり位相誤差を表わす
期間を有している。PGA′信号によりリセツトさ
れる速度検出カウンタ７８はこのMFD信号期間
の間※１クロツクをカウントする。即ち、位相項
はカウンタ７８のカウント値の初期値を変えるこ
とによつて速度ループ中に導入される。ｆはＴSF
Ｔ信号を示し、これは同様PGA信号に応じて立上
がり所定の長さ即ち上述したように位相ループ用
バツフアカウンタ１２６が６回転する目的のため
に使用される。
速度検出用カウンタ７８は、また信号FF1の期
間の間※１クロツクをカウントする。上述したよ
うにFF1の期間は速度項を表わしている。従つ
て、速度検出カウンタ７８はFF1信号の立下がり
位置で位相及び速度項に対応した個数のクロツク
をカウントしたことになる。
第８図ｇはPWMの周期を定めるTi信号を示
し、ｈはPWM出力発生用のフリツプフロツプ７
０の出力であるFF2を示す。FF2はTiタイミング
パルスの位置で立上がり位相及び速度項の大きさ
に応じた期間の終了で立下がる。ｉはフリツプフ
ロプ５８の出力FF3で、これはPGBパルスの到来
で立上がり、次に時間的に続くTiタイミングパ
ルスの生起で立下がる。第８図ｊはFF3の立下が
りに応じて立上がりかつ次のTiタイミングパル
スに応じて立下がるFF10信号を示す。このFF10
信号はANDゲート８４に与えられ、クロツク※
０をストローブしてORゲート８８を介して速度
検出用カウンタ７８のクロツク入力に※０クロツ
クを供給する。FF10期間の途中※０クロツクの
供給でカウンタ７８がフルアツプし、それにより
カウンタ７８がMSD立下がりエツジを出力する
と、これは速度ループ用バツフアカウンタ６６を
リセツトする。これはこのバツフアカウンタ６６
のMSDエツジを生じさせこれによりFF2信号の立
下がり位置（矢示位置）のタイミングを決定させ
る。以後のFF2の立下がり位置は次のリセツトパ
ルスの到来までバツフアカウンタの立下がりに従
うことになる。第８図ｋ及びｌはカウンタ６６及
びカウンタ７８のカウント状態をアナログ的に表
わした図で、カウンタ６６のMSD出力はフリツ
プフロツプ７０のリセツトタイミングを決めてい
る。又カウンタ７８はPGA′信号でリセツトされ
た後、MFD出力区間に位相情報として＊１クロ
ツクをカウントし、FF1出力区間では速度情報と
して同じく＊１クロツクをカウントする。更に
FF10出力区間中に＊０クロツクをカウントして
MSD出力が得られるようになされ、このMSD出
力でカウンタ６６を強制的にリセツトしてその巡
回位相を変更することになる。
【図面の簡単な説明】
第１図は従来方式のサーボ回路を示す概略ブロ
ツク図、第２図は第１図の回路の動作波形図、第
３図は一般的なデジタル形誤差検出器の動作を説
明するための波形図、第４図は本発明の実施例を
説明するための位相サーボの説明図、第５及び第
６図は本発明の一実施例のデジタルサーボ回路の
ブロツク図、第７図及び第８図はこの実施例の動
作波形図である。 図で６６は速度ループ用バツフアカウンタ、７
０はPWM発生用フリツプフロツプ、７８は速度
検出カウンタを示す。

Claims (1)

    【特許請求の範囲】
  1. １ クロツク信号を計数し巡回する第１のカウン
    タの計数位相と、基準位相とに基づいてPWM信
    号を得、このPWM信号により回転体を駆動する
    モータを制御する様に構成したデイジタルサーボ
    回路において、第２のカウンタを設け、該第２の
    カウンタの計数位相に基づいて上記第１のカウン
    タの計数を開始させることにより上記第１のカウ
    ンタの計数位相を変更させると共に上記第２のカ
    ウンタのクロツク端子には上記回転体に設けたパ
    ルス発生器の出力に基づいて得た速度に応じて幅
    の変化する速度クロツクゲートパルスによりゲー
    トされたクロツクパルスと、上記パルス発生器の
    出力と外部信号の位相差とに基づいて得た位相ク
    ロツクゲートパルスとによりゲートされたクロツ
    クパルスとを与えることにより上記第２のカウン
    タ計数位相を変更させて上記回転体の回転速度及
    び上記外部信号に対する回転位相とが制御される
    ように構成されたことを特徴とするデイジタルサ
    ーボ回路。
JP740478A 1978-01-27 1978-01-27 Digital servo circuit Granted JPS54102474A (en)

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