JPH0548076B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はサーボ回路、特にデイジタル型サーボ
回路のデイジタル誤差検出器（カウンタ）の出力
をパルス幅変調（以下PWMと略記する）する方
式の改良に関する。

VTR等のドラムサーボ系において誤差検出さ
れたデイジタル情報は最終的にサーボモータの駆
動信号としてフイードバツクしてアナログ量に変
換する必要がある。このためデイジタル誤差検出
器の出力情報をアナログ量に変換するＤ−Ａ変換
方式としてPWMが最適である。

而してこの場合、VTRのドラム駆動用モータ
について考えてみるとモータ速度の検出信号は例
えば１回転毎に６回発生するPG間信号となるの
で、30×６＝180Hz毎に検出される信号を基準信
号と比較して変調することにより誤差検出器の出
力情報がつくられ、これがPWMの信号に変換さ
れる。このとき問題となるのはPWM信号の周期
であつて、180Hz毎に“１”と“０”との比の変
化としてPWMが行われると、PWM信号を低域
濾波器を介してモータに与える場合、この低域濾
波器による位相等のために、サーボ系としは大き
な位相遅れを有することになるので、大変好まし
くない。

従つてモータ速度の検出は180Hz毎であるとし
てもそのＤ−Ａ変換におけるPWM周期は早けれ
ば早い程サーボ系としては好ましいことになる。

しかるにPWMとは“１”と“０”との比で信
号を変調する訳であるから、この比を決める最小
ユニツト時間が問題であつて、これがＤ−Ａ変換
器の量子化誤差になる。

例えば、今、モータ電圧として60dbのダイナ
ミツク・レンジが必要だとすると、PWM周期を
56KHzとして最小ユニツト時間は56×1024（60db）
≒57MHzということになつて、これはPWM信号
を作るカウンタの速度としては非常に早いので好
ましくない。

一方60dbの分解能というのは180Hzに対する
60dbの分解能と考えてよいから、57KHzという
PWM周期に対しては32db（ユニツト時間3.58M
Hz）としての残りの18db分はPWM周期を更に時
分割すれば、いずれの要求をもカバーできること
がわかる。

本発明はかかる事由に鑑みて実用上問題ないユ
ニツト時間にPWMを行いながらなおかつ充分の
分解能が得られるPWM方式を提供せんとするも
ので、デイジタルサーボ回路の誤差検出器の出力
をPWMで作る場合に、PWM周期自体は充分早
く、一方サーボ駆動回路の要求を満足せしめるべ
く量子化誤差として現われるダイナミツク・レン
ジは充分に広く、しかもPWM周期中における量
子化（ユニツト時間）は実用上問題ない位に選定
できるようにするために、モータの速度及び位相
誤差信号のフイードバツク周期を充分大きなブロ
ツクにわけると共にそのブロツク毎にPWMの１
ビツト分の変調を行うようにし、この変調はブロ
ツク中のPWM信号にできるだけ均等に行うか、
或いはブロツクの特定のものに着目してそこに数
ビツト分の変調をまとめて行うことを特徴とす
る。

以下まず本発明の対象とするサーボ回路につい
て図面を参照して説明する。

一般に、駆動モータに対してサーボをかける必
要のある機器（例えば、VTR）において、最も
普通に使用されているアナログのサーボ回路方式
は、基準信号（或いは被制御信号）よりランプ電
圧を発生し、被制御信号（或いは基準信号）で、
その傾斜電圧をサンプリングホールドして、制御
対象モータの端子電圧とする方法である。

第１図はこのような従来のアナログのサーボ方
式のブロツク回路図で、１０はモータ１２の回転
を表すタコパルスを受けるための端子で、第２図
ａに示されるこのタコパルス即ち被制御信号PG
（制御対象のモータ１２より発生する信号で、
VTRの場合は回転するヘツドドラムに取付けら
れたマグネツトと固定して置かれたコイルとによ
り得られるが、勿論周波数発電機FGからの信号
でもよい。）は波形成形回路１４で波形成形され、
次いで第１のモノマルチ１６、第２のモノマルチ
１８に与えられる。これらモノマルチ１６，１８
及び後述するモノマルチ２８は、PGコイルやマ
グネツトの取付位置を制約させないようまたその
取付精度を厳密化させないよう更に制御しきれな
いサーボの残留誤差を補正する等の目的で設けら
れる。第２図ｂは第１のモノマルチ１６の出力波
形、第２図ｃは第２のモノマルチ１８及びランプ
電圧発生回路２０を経た後の出力波形を示す第１
図の２６は基準信号発生回路であり、この基準信
号は制御対象１２を正しい速度あるいは一定の回
転位相関係にするために必要なもので、通常水晶
発振器、ライン電源周波数源等よりなつてもよ
い。第２図ｄはこの基準信号として例えばＶ同期
波形を示す。２８は上述したモノマルチ、３０は
サンプリングパルス発生回路でそれぞれの出力波
形は第２図ｅ及びｆに示されている。サンプリン
グパルス発生回路３０からのサンプリングパルス
は回路部分３２で第２図ｃ及びｆに示すようにラ
ンプ電圧発生回路２０のランプ部分をサンプリン
グする。第２図ｇは被サンプリング電圧がホール
ド回路２２及びモータ駆動増幅器２４を介してモ
ータ１２に与えられる際のモータ電圧を示す。附
与電圧E₁，E₂との差電圧レベル△Ｅはサーボ誤
差電圧を示す。

このようなランプ電圧をサンプリングして誤差
を発生するアナログのサーボ方式に対してデイジ
タル型の誤差検出器がある。このデイジタル型誤
差検出器の構成方法には、幾つかの方法が考えら
れ、すでに知られているものもある。このデイジ
タル型誤差検出器の原理を第３図のタイミングチ
ヤートに関連して以下に説明する被制御信号たる
PG信号（第３図ａ）と基準信号たるＶ同期信号
（第３図ｂ）との間の時間間隔Ｔ（第３図ｃの
“１”の期間）をある一定値に保つのがサーボの
目的であるから、デイジタル型においてはこの時
間間隔Ｔを充分に速いクロツクでカウントし、そ
のカウント結果により目的数に対して小さいか大
きいかの判定を行う。第３図においては時間間隔
Ｔの間で第３図ｄの如くカウンタクロツクを発生
させ、このクロツク数をＮビツトからなるカウン
タがカウントする。第３図でｅはカウンタ１ビツ
ト出力CT、ｆはカウンタ２ビツト出力CT₂、ｇ
はカウンタＮビツト出力CT_Nを示す。第３図ｃの
“１”の終了時つまりＶ同期エツジが来た時のカ
ウンタの最上位ビツトCT_Nは第３図ｇのように
、、のいずれか１つの状態になつているは
ずであり、はＴの間隔の開きすぎ、は最適間
隔、はＴの間隔が狭すぎの状態を示す。これは
目的の時間間隔Ｔになつた時に丁度カウンタが一
巡して全て“０”となるようにクロツクの周波数
若しくはカウンタの段数を選んだ結果である。従
つて、第１図及び第２図に関連したアナログ方式
ではサーボ誤差が直接電圧値として得られるが、
デイジタル方式においてはサーボ誤差はカウント
の値としてデイジタル値で与えられる。故に、デ
イジタル値で与えられるサーボ誤差はモータに与
えられる前に何らかの態様でアナログ電圧に変換
される必要がある。このようなアナログ電圧に変
換する態様としてはDA変換器を使用する方法と
PWM（パルス幅変調）を行う方法とがある。後
者の方法は、上述したアナログ方式でランプ電圧
の中央をサンプリングする時即ちPGとＶ同期の
位相関係が最適状態の時、PWMの“１”及び
“０”の比即ちデユーテイを50：50即ち１とする
もので、フイルタを通つて直流電圧化された後は
アナログ方式と同じ値になるように設計する。そ
して、デイジタル値で得られた誤差によりこの
PWM“１”、“０”の比を可変してやれば、アナ
ログ方式と全く等価な機能を行わせることができ
る。この時に、PWMの繰り返し周期は直流電圧
化のためのフイルタによる位相遅れを誤差の発生
する周波数に対して無視できる位の値に選ばれな
ければならない。

このようなPWM方式のデイジタル型誤差検出
器よりなるサーボ回路は基本的には全て論理回路
で実現できるため、 (1) 高精度の制御が達成できる。

(2) 部分のバラツキによる調整を回避できる。

(3) 温度及び経時変化がない。

(4) 高集積化が可能である。

等の利点を有するが、この反面クロツクの周波数
に起因する量子化誤差が必ず発生し、結果として
サーボに対してはエラー要素となるのでそれが影
響しないような設計をしなければならない。

次に、本発明の対象とするVTRの回転ヘツド
ドラムサーボ回路を述べるに先立ち、ドラムサー
ボ本来の役割について説明する。DCモータを使
用してVTRのドラムサーボを構成する場合、ド
ラムのビデオヘツドの位置を特定の基準信号と一
定の位相関係を持たせる位相サーボが中心とな
る。また、当然の事ながら、位相が合うためには
速度が一致している必要があり、同時に速度サー
ボも必要である。つまり、VTRにおいては、速
度サーボループは位相サーボをかけるための必要
条件的役割とも考えられる。また、位相ロツクす
る際の位相サーボループからの速度可変に対して
大きく速度がずれないように制御し、引き込みを
早くするダンピングとしての役割も持つ。基本的
に定速性が期待できるACモータを使用した場合
に、この速度ループは不要である。第４図にこの
位相サーボのタイミングチヤートを示す。第４図
ａはビデオヘツドの位置を示すPG、第４図ｂは
基準信号であつて、例えば記録信号のＶ同期信
号、再生CTL同期信号、30Hzのクリスタル周波
数源等の基準信号あつてもよい。位相サーボは
PG信号ａと基準信号ｂの位相のφを一定位相に
維持する。勿論この時の基準信号はVTRの録再
モードのそれぞれで異なるし、トラツキングをド
ラムで行うかまたキヤプスタン送りで行うかによ
つても変わつてくる。しかしながら第４図の位相
φを一定に維持する原則は同じである。

第５及び６図は上述した原理に従つて構成され
たVTRのドラムサーボの回路図で、特に第５図
は速度サーボ部分、第６図は位相サーボ部分を示
す。端子５０及び５２に与えられるPGA及び
PGB信号は回転ヘツドドラムの周囲に等間隔で
取付けられた例えば６個のポールピースと協働す
るほぼ18°離れたピツクアツプコイルからの２つ
の回転速度タコパルス情報である。従つて、
PGA及びPGB信号は回転ヘツドドラム１回転当
りそれぞれ６個のタコパルスとして生じる。
PGAはPGBに対して先行するように構成されて
いる。それぞれのPG信号は増幅器５１，５３に
よつて増幅され、増幅されたPGA信号は速度サ
ーボ用遅延回路５４によつて所定量遅延され、フ
リツプフロツプ５６のセツト入力に与えられ、一
方増幅されたPGB信号はフリツプフロツプ５６
のリセツト入力に直接与えられる。この遅延回路
５４は、PGA及びPGB信号間の時間長をカウン
タで計数しそのカウント値をモータに与える速度
指令電圧に対応させる際に、このカウント操作及
び構成の簡便化のためのものでああるため必ずし
も必要なものではない。

一方、縦続接続したフリツプフロツプ５８，６
０が設けられている。フリツプフロツプ５８のセ
ツト入力は増幅されたPGB信号を受け、フリツ
プフロツプ６０のセツト入力はフリツプフロツプ
５８の出力を受ける。フリツプフロツプ６０の出
力FF₁₀はこれら２つのフリツプフロツプ５８，
６０のリセツト入力となる。フリツプフロツプ６
０のクロツク入力CPには後述するタイミング信
号Tiがクロツク発生カウンタ６２の出力ライン
６２ａから与えられる。

このカウンタ６２ａは例えば3.58MHzのクリス
タル６４を有し、４つの異なつた周波数のタイミ
ングクロツク信号を発生する。ライン６２ｂは
3.58MHzのクロツク※０を発生し、ライン６２ｃ
は※０／４の周波数（895KHz）のクロツク※１
を発生し、ライン６２ｄは※０／32の周波数
（112KHz）のクロツク※２を発生する。出力ライ
ン６２ｂのクロツク※０は例えば1024ビツト構成
のカウンタ６６のクロツク入力CPとして与えら
れる。このカウンタの最大ビツト位置あるいはカ
ウンタが０に戻るタイミングを示すMSD信号は
図示したように立下がりビツトとして微分回路６
８に与えられ、次いでフリツプフロツプ７０のリ
セツトパルスとなる。一方、出力ライン６２ａの
タイミングパルスTiはフリツプフロツプ７０の
セツト入力となる。フリツプフロツプ７０の出力
FF₂はPWM出力であり、この周期はTiクロツク
によつて決定され、リセツトパルスMSDはデユ
ーテイ比即ちモータ７６への付勢電力レベルを決
定する。

フリツプフロツプ７０のオン・オフ出力は積分
器７２で直流化され、次いでモータ駆動増幅器７
４で電力増幅される。

バツフアカウンタ６６は後述する態様でリセツ
トされ、このリセツトするタイミングはPWM用
のフリツプフロツプ７０のリセツト信号のタイミ
ングを変え、従つてモータ付勢電力レベルを変更
する。

バツフアカウンタ６６のリセツトのタイミング
は速度検出カウンタ７８のMSD出力によつて決
定される。このカウンタ７８も上述したバツフア
カウンタ６６と同様1024ビツト構成のカウンタで
あつてもよい。このカウンタ７８は、ANDゲー
ト８２でFF、出力によつてストローブした※１
クロツクとANDゲート８４でFF₁₀出力によつて
ストローブした※０クロツクとANDゲート８６
で後述する位相サーボ部分からのMDF出力によ
つてストローブした※１クロツクとをORゲート
８８を介してクロツク入力CPで受ける。また、
リセツト信号としては増幅されたPGA信号を
PGA増幅器からPGA′信号として受ける。カウン
タ７８のMSD立下がり出力は微分回路９０で微
分され、次いでANDゲート８０でFF₁₀出力でゲ
ートされ、その後バツフアカウンタ６６にリセツ
ト入力として与えられる。

第６図は位相サーボ回路部分を示し、その出力
はMDF信号として第５図の速度回路部分にAND
ゲート８６のMDF入力として与えられる。端子
１００には、回転ヘツドドラムに固着したポール
ピースに関連したピツクアツプコイル装置からの
回転ヘツドドラムの回転位相を表すタコパルス
PGCが与えられ、一方端子１０２には位相基準
たる基準パルスが与えられる。端子１００の
PGC信号は増幅器１０４及び遅延回路１０６を
介してフリツプフロツプ１０８のセツト入力に接
続され、一方、端子１０２の位相基準パルスはフ
リツプフロツプ１０８のリセツト入力に与えられ
る。即ち、フリツプフロツプ１０８の出力は基準
位相に対する回転ヘツドドラムの位相差（固定遅
延を含んだ）を示す。このフリツプフロツプ１０
８の出力はANDゲート１１０において※２クロ
ツクのストローブ信号を与える。

一方、速度制御ループのFF₁₀出力と同様にゲ
ート信号FF₂₁を与える２つの継続接続したフリ
ツプフロツプ１１２，１１４が設けられている。
第１のフリツプフロツプ１１２のセツト入力は位
相基準パルスを受けることを除き、この回路構成
は速度ループの上述したフリツプフロツプ５８，
６０の回路構成と同じである。

フリツプフロツプ１１４の出力FF₂₁はANDゲ
ート１１６において※０クロツクのストローブ信
号として働く。ANDゲート１１０，１１６の出
力はORゲート１１８を介して位相誤差検出カウ
ンタ１２０のクロツク入力として与えられる。こ
のカウンタ１２０は例えば256進カウンタであり、
増幅されたPGC信号即ち増幅器１０４の出力
PGC′によつてリセツトされる。カウンタ１２０
の立下がりエツジの形のMSD出力は微分回路１
２２を介してANDゲート１２４においてFF₂₁出
力でゲートせしめられ、次いで位相ループ用バツ
フアカウンタ１２６のリセツト入力に与えられ
る。

カウンタ１２６は例えば256進カウンタであり、
ANDゲート１２８において後述するシフト信号
T_SFTでストローブされた※１クロツクとANDゲ
ート１３０でFF₂₁信号でストローブされた※０
クロツクをORゲート１３２を介してクロツク入
力で受ける。カウンタ１２６のMSD立下がりエ
ツジは微分回路１３４で微分され、この出力パル
スはフリツプフロツプ１３６のリセツト入力に与
えられる。フリツプフロツプ１３６のセツト入力
はPGA′信号を受け、この出力は速度ループに与
えられるMDF信号を与える。

上述したT_SFT信号はフリツプフロツプ１４０、
ANDゲート１４４、例えば256進のカウンタ１４
２よりなる回路によつて得られる。フリツプフロ
ツプ１４０はそのセツト入力にはPGA′信号が与
えられ、リセツト入力にはカウンタ１４２の256
進のカウント値になつたことを表す信号が与えら
れる。フリツプフロツプ１４０のＱ出力はT_SFT信
号を出力し、Ｑ出力はカウンタ１４２をリセツト
する信号を与える。カウンタ１４２はそのクロツ
ク入力でT_SFT信号でストローブした※１クロツク
を受ける。

第７図は第５図及び第６図の速度及び位相ルー
プよりなるデイジタルサーボの動作を説明するた
めの波形図であり、ａは端子１００に与えられる
PGC信号、ｂは端子５０に与えられるPGA信号、
ｃは端子５２に与えられるPGB信号、ｄは端子
１０２に与えられる位相基準信号（例えば1/2に
分周したＶ周期信号）である。PGC信号はドラ
ム１回転に１つ生じ、従つてPGCパルス間はド
ラム１回転の時間をさす。また、ドラム１回転期
間即ちPGCパルス間にはそれぞれ６つのPGA及
びPGBパルスが存在する。

ｅ図は位相ループの動作波形を示し、ｅ−１は
遅延回路１０６の出力でPGCパルスの位置で立
上がり、所定量の遅延の後に立ち下がる。ｅ−２
はフリツプフロツプ１０８の出力波形を示す。即
ち、ｅ−１の遅延回路出力の立下がりで立上が
り、ｄのＶ同期信号位置で立ち下がる。ｅ−３は
フリツプフロツプ１１２の出力の波形を示す。こ
れはＶ同期信号位置で立上がり、タイミング信号
Tiの到来で立ち下がる。ｅ−４はフリツプフロ
ツプ１１４の出力FF₂₁の波形を示し、フリツプ
フロツプ１１２のリセツトの時定数でセツトされ
次のTiタイミングパルスの到来でリセツトされ
る。従つて、端子１００のPGCパルスと端子１
０２の位相基準パルスとの位相差に関連した位相
誤差つまりフリツプフロツプ１０８のパルス期間
ｅ−２は※２クロツクに関連づけられて最初カウ
ンタ１２０でカウントされ、次いでFF₂₁の期間
の中間の※０クロツクのカウントの間にカウンタ
１２０はMSD出力を生じる。つまり、位相誤差
量が大きければそれだけフリツプフロツプ１０８
の出力期間は長くなり、※２カウント量も多くな
るため、FF₂₁期間（Tiの周期）での※１カウン
ト量は少になり、このためカウンタ１２０の
MSD出力のタイミングは早くなる。ANDゲート
１２４はMSD微分パルスが常にFF₂₁の期間内に
生じることを保障するように働く。従つて、位相
ループ用バツフアカウンタ１２６は位相誤差の大
きさに応じてリセツトタイミングが変化せしめら
れる。位相誤差検出カウンタ１２０は各PGC信
号のタイミングつまりヘツドの各回転につき１度
の割合でリセツトされ、従つて位相ループ用バツ
フアカウンタ１２６は位相誤差情報即ちMDF信
号をヘツドの各回転当り６回の割合で速度ループ
に導入する必要がある。この目的のため、バツフ
アカウンタ１２６のクロツク入力の制御用にT_SFT
信号が使用される。第７図のｆ−４はこのT_SFT信
号の波形を示す。このT_SFTパルスは各PGAパル
スの到来により生じ、T_SFTパルスの期間にバツフ
アカウンタ１２６が１回転することが必要であ
る。即ち、バツフアカウンタ１２６は測定した位
相誤差を６回保持するようにされる。バツフアカ
ウンタ１２６のMSD出力は位相誤差検出カウン
タ１２０の出力に関連した誤差情報を６回継続し
た形でフリツプフロツプ１３６のリセツト入力に
供給される。故に、フリツプフロツプ１３６の
MDF出力はPGA信号の到来でオンになり、位相
誤差を表す期間を持つことになる。

第７図のｆ−１は第５図の速度ループのPGA
信号の遅延回路５４の出力を示し、ｆ−２はフリ
ツプフロツプ５６の出力FF₁を示し、ｆ−３は
MDF信号を示す。また、第８図は第７図でｇの
信号時間位置を拡大して他の信号をも含ませて示
した波形図である。

第８図ａはPGA信号、ｂはPGB信号、ｃは
PGA信号に応じて立上がり、所定の固有の時間
の後に立ち下がる遅延回路５４の出力、ｄはこの
立下がりに応じてセツトされかつPGB信号に応
じてリセツトされるフリツプフロツプ５６の出力
FF₁である。ｅは位相ループからのMDF信号で
ありPGA信号により立上がり位相誤差を表す期
間を有している。PGA′信号によりリセツトされ
る速度検出カウンタ７８はこのMDF信号期間の
間※１クロツクをカウントする。即ち、位相項は
カウンタ７８のカウント値の初期値を変えること
によつて速度ループ中に導入される。ｆはT_SFT信
号を示し、これは同様にPGA信号に応じて立上
がり所定の長さ即ち上述したように位相ループ用
バツフアカウンタ１２６が６回転する目的のため
に使用される。

速度検出カウンタ７８は、また信号FF₁の期間
の間※１クロツクをカウントする。上述したよう
にFF₁の期間は速度項を表している。従つて、速
度検出カウンタ７８はFF₁信号の立下がり位置で
位相及び速度項に対応した個数のクロツクをカウ
ントしたことになる。

第８図ｇはPWMの周期を定めるTi信号を示
し、ｈはPWM出力発生用のフリツプフロツプ７
０の出力であるFF₂を示す。FF₂はTiタイミング
パルスの位置で立上がり位相及び速度項の大きさ
に応じた期間の終了で立ち下がる。

ｉはフリツプフロツプ５８の出力FF₃で、これ
はPGB信号の到来で立上がり、次に時間的に続
くTiタイミングパルスの生起で立ち下がる。第
８図ｊはFF₃の立下がりに応じて立上がりかつ次
のTiタイミングパルスに応じて立ち下がるFF₁₀
信号を示す。このFF₁₀信号はANDゲート８４に
与えられ、クロツク※０をストローブしてORゲ
ート８８を介して速度検出カウンタ７８のクロツ
ク入力に※０クロツクを供給する。FF₁₀期間の
途中※０クロツクの供給でカウンタ７８がカウン
トアツプし、それによりカウンタ７８でMSD立
下がりエツジを出力すると、これは速度ループ用
バツフアカウンタ６６をリセツトする。これはこ
のバツフアカウンタ６６のMSDエツジを生じさ
せこれによりFF₂信号の立下がり位置（矢印位
置）のタイミングを決定させる。以後のFF₂の立
下がり位置は次のリセツトパルスの到来までバツ
フアカウンタ６６の立下がりに従うことになる。

以上の説明によつて第５図、第６図にて示され
るデイジタル型誤差検出器の結果がPWM波の形
で（FF₂）出力されることが理解できたと思う。
この例では※０として3.58MHzを使用し、PWM
波の周波数はタイミング信号Tiの周波数で約
3.5KHz（ダイナミツクレベル60db）である。こ
の周期をもつと早くしたい場合に本発明が適用さ
れる。

本発明ではカウンタ７８の出力はMSD出力の
みでなく全ビツト内容が取り出される。

即ち第９図が本発明の一実施例であり第５図の
カウンタ７８以後の回路が改良されてFF₂に相当
する出力がPWM２として得られている。

即ち端子１５０より入力されるFF₁₀パルスの
立上がりのタイミングにおいてカウンタ７８の内
容が４ビツトのレジスタ１６１及び64進のカウン
タ１６２に並列に入力される。レジスタ１６１に
はカウンタ７８の下位４ビツトがそれぞれAND
ゲート１５１〜１５４を介して入力され、また上
位６ビツトはANDゲート１５５〜１６０を介し
てカウンタ１６２に入力される。

更に64進カウンタ１６３及び４ビツトカウンタ
１６４が設けられ、カウンタ６３よりは先のTi
の16倍の周波数のパルス列T₅を作り出している。
またカウンタ１６２でもクロツク※０を数えてい
るのでT₅と同じ周波数のMSB信号を出し、微分
回路１６５を介してフリツプフロツプ１６６をセ
ツトする。

なおカウンタ１６３及び１６４はパルスFF₁₀
の立上がりでリセツトされている。カウンタ１６
４の内容はN₀〜N₃と名付けられ、またレジスタ
１６１の内容はB₀〜B₃となづられ、ANDゲート
１６７〜１７０で論理がとられる。このゲートで
は付加ビツトの割振りが行われることになる。こ
の割振られた場所においては※０クロツク１つ分
のPWM変調が行われる。そのためＤ型のフリツ
プフロツプ１７１が設けられている。タイミング
信号T₅は微分回路１７３インバータ１７５を経
てANDゲート１７７に与えられ、またフリツプ
フロツプ１７１の出力は微分回路１７２インバー
タ１７４を介してアンドゲート１７６に与えられ
る。またORゲート１８０で集められた付加ビツ
トのデータは直接にアンドゲート１７６にまたイ
ンバータを介してアンドゲート１７７に与えられ
る。従つて付加ビツトを付ける時にはアンドゲー
ト１７６より出力が、また付けない時には１７７
より出力が得られORゲート１７８を介してフリ
ツプフロツプ１６６をリセツトすることになり最
終的に付加ビツトが割振られたPWM波が出力端
子１８２より得られる。なお１７９は微分回路で
ある。

第１０図は本発明を理解するためのタイムチヤ
ートである。第１０図Ａはタイミング信号Tiを
またＢはT₅を示す。またC₁〜C₄はカウンタ１６
４の出力N₀〜N₃を示しＤはFF₁₀信号を表す。ま
た第１０図のE₁〜E₄はレジスタ１６１の内容B₃
〜B₀を表しアンドゲート１６７〜１７０のロジ
ツクに従つて付加ビツトの位置が決定される。
F₁〜F₄はB₃〜B₀のコードに従つて付加される付
加ビツトのタイミングを示し、総計はF₅で示さ
れている。FF₁₀のパルスが立つ以前はB₃〜B₀が
（1011）でFF₁₀が立つたあとB₃〜B₀が（0101）に
変更された状態を示す。付加ビツトによりPWM
波が※０クロツクの１クロツク分変調される様子
は第１１図でより明らかになる。第１１図でＡは
タイミング信号T₅を示しＢはカウンタ１６２の
MSB出力、またはＣはフリツプフロツプ１６６
の出力を示す。すなわち、第１１図Ｄに示す付加
ビツト信号F₅がない時にはフリツプフロツプ１
６６はタイミング信号T₅の立ち下がりでリセツ
トされるが、F₅がある時には第１１図のＥで示
す※０クロツクの１クロツク分遅れてリセツトさ
れる。かくして各付加ビツトによりPWM波の修
正が行われる。

以上で実施例の説明は理解し得たと思うが本発
明の実施には種々の変型が考えうるものであり実
施例にとらわれる必要はない。

【図面の簡単な説明】

第１図は従来方式のサーボ回路を示す概略ブロ
ツク図、第２図は第１図の回路の動作波形図、第
３図は一般的なデイジタル型誤差検出器の動作を
説明するための波形図、第４図は本発明の実施例
を説明するための位相サーボの説明図、第５図及
び６図は本発明の一実施例のデイジタルサーボ回
路のブロツク図、第７図及び第８図はこの実施例
の動作波形図、第９図は本発明の一実施例を示す
ブロツク図、第１０図及び第１１図はその動作説
明用タイミングチヤートである。 図で６６は速度ループ用バツフアカウンタ、７
０はPWM発生用フリツプフロツプ、７８は速度
検出カウンタ、１４５，１４６は64進カウンタ、
１４７はラツチ回路、１４８は16進カウンタ。

Claims (1)

【特許請求の範囲】
1. １ 回転体の回転速度又は回転位相に関連して得
   られる２つのパルスの間隔に応じたゲートパルス
   で基準クロツク信号を計数し、巡回するカウンタ
   の計数状態をサーボ誤差信号としてパルス幅変調
   波を形成するように構成したサーボ回路におい
   て、上記カウンタの計数状態を上位ビツトのブロ
   ツクと下位ビツトのブロツクに分けて別々に取り
   出し、上記上位ビツトのブロツクで前端の位置が
   決定され、下位ビツトのブロツクで後端の位置が
   決定される変調パルスを得ることにより、上記カ
   ウンタのカウント状態に応じてパルス幅の変更さ
   れるPWM変調波を得、PWM変調波で上記回転
   体の回転を制御するようにしたことを特徴とする
   サーボ回路。