JPH0526202B2

JPH0526202B2 -

Info

Publication number: JPH0526202B2
Application number: JP61174825A
Authority: JP
Inventors: Kenji Nakano; Tadahiko Nakamura
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-07-24
Filing date: 1986-07-24
Publication date: 1993-04-15
Also published as: JPS6217801A

Description

【発明の詳細な説明】本発明は、VTRのサーボ回路、特にサーボ回
路の直流ゲインが有限なため、制御しきれずに残
るいわゆる残留誤差は手動調整することなく自動
的に補正し回転、サーボ糸におけるサーボエラー
をなくすための改良に関するものである。

従来のサーボ回路は、例えば、VTRのドラム
駆動サーボ回路においては、位相サーボ回路によ
り、ドラムに取付けられたパルス発生器の出力信
号と基準信号とを一定位相にすることが目的であ
り、この時にサーボ糸の利得が有限なために残留
誤差は、位相エラーとして残ることになる。この
位相エラーが、その他の位相エラーに関する部
分、例えば、パルス発生器の取付誤差、VTR相
互間の機械的なバラツキ、サーボ回路部品のバラ
ツキなどと合せて、ビデオヘツドのスイツチング
位置に関する規格（VSYNCの前7H±１・5H）
におさまる程度であれば、調整の必要はないが、
普通は全てのバラツキを補正する目的で手動調整
されている。また、もうひとつの問題点として周
囲の動作温度変化に対する残留誤差の影響があ
る。温度が低くなつて０℃近辺になると、モータ
軸受け部のオイル等が固くなり、モータの負荷が
増加する。これは、モータのトルクが不足するこ
とになり、位相ロツクの位置が変わつてサーボが
かかることになる。この結果、位相エラーが生じ
る。一般には、この位相ずれが数10H相当時間位
になるため、温度補償回路を用いて位相エラーを
少なく押さえているが、部品の選定などにも限定
があり、低温状態における動作は、大きな問題で
ある。これも温度変化により生じる一種の残留誤
差といえる。

このように残留誤差が累積されると、ロツク位
相のずれにより画面の中にスイツチングポイント
が現われ、スキユーなども見えるようになり、視
覚的に欠陥がわかつてしまう。

本発明はかかる従来技術の欠点を改良するため
になされたもので、サーボ回路の残留誤差を含む
サーボ誤差を検出し、その検出された誤差量に応
じて補正量に応じて補正量及びその補正方向を決
めると共に該補正量を積算、保持し、上記サーボ
誤差が零となるまで前記サーボ回路に前記補正量
及び補正方向に対応した誤差電圧を与えるように
したことを特徴とする。

以下まず本発明の対象とするデイジタル型サー
ボ回路について図面を参照して説明する。

一般に、駆動モータに対してサーボをかける必
要のある機器（例えば、VTR）において、最も
普通に使用されている回路方式は、基準信号（或
いは被制御信号）よりランプ電圧を発生し、被制
御信号（或いは基準信号）で、その傾斜電圧をサ
ンプリングホールドして、制御対象モータの端子
電圧とする方法である。

第１図はこのような従来のサーボ方式のブロツ
ク回路図で、１０はモータ１２の回転を表すタコ
パルスを受けるための端子で、第２図ａに示され
るこのタコパルス即ち被制御信号PG（制御対象１
２より発生する信号で、VTRの場合は回転する
ヘツドドラムに取付けられたマグネツトと固定し
て置かれたコイルとにより得られるが、勿論周波
数発電機FGからの信号でもよい。）は被形成形回
路１４で波形成形され、次いで第１のモノマルチ
１６、第２のモノマルチ１８に与えられる。これ
らモノマルチ１６，１８及び後述するモノマルチ
２８は、PGコイルやマグネツトの取付位置を制
約させないようまたその取付精度を厳密化させな
いよう更には制御しきれないサーボの残留誤差を
手動で補正する等の目的で設けられる。第２図ｂ
は第１のモノマルチ１６の出力波形、第２図ｃは
第２のモノマルチ１８及びランプ電圧発生回路２
０を経た後の出力波形を示す。第１図の２６は基
準信号発生回路であり、この基準信号は制御対象
１２を正しい速度あるいは一定の回転位相関係に
するために必要なもので、通常水晶発振器、ライ
ン電源周波数源等よりなつてもよい。第２図ｄは
この基準信号として例えばＶ同期波形を示す。２
８は上述したモノマルチ、３０はサンプリングパ
ルス発生回路でそれぞれの出力波形は第２図ｅ及
びｆに示されている。サンプリングパルス発生回
路３０からのサンプリングパルス回路３２で第２
図ｃ及びｆに示すようにランプ電圧発生回路２０
のランプ部分をサンプリングする。第２図ｇは被
サンプリング電圧がホールド回路２２及びモータ
駆動増幅器２４を介してモータ１２に与えられる
際のモータ電圧を示す。付与電圧E₁、E₂との差
電圧レベルΔEはサーボ誤差電圧を示す。

以上のようなランプ電圧をサンプリングして誤
差を発生するサーボ方式に対してデイジタル型の
誤差検出器である。このデイジタル型誤差検出器
の構成方法には、幾つかの方法が考えられ、すで
に知られているものもある。このデイジタル型誤
差検出器の原理を第３図のタイミングチヤートに
関連して以下に説明する被制御信号たるPG信号
（第３図ａ）と基準信号たるＶ同期信号との間の
時間間隔（第３図ｃの“１”の期間）をある一定
値に保つのがサーボの目的であるから、デイジタ
ル型においてはこの時間間隔Ｔを十分に速いクロ
ツクでカウントし、そのカウント結果により目的
数に対して小さいか大きいかの判定を行う。第３
図においては時間間隔Ｔの間で第３図ｄの如くカ
ウンタクロツクを発生させ、このクロツク数をＮ
ビツトからなるカウンタがカウントする。第３図
でｅはカウンタ第１ビツト目出力（即ち、最下位
ビツト出力）CT₂、ｇはカウンタＮビツト目出力
CT_Nを示す。第３図ｃの“１”の終了時つまりＶ
同期エツジがきた時のカウンタの最上位ビツト
CT_Nは第３図ｇのように、、のいずれか１
つの状態になつているはずであり、はＴの間隔
の開きすぎ、は最適間隔、はＴの間隔が狭す
ぎの状態を示す。これは目的の時間間隔Ｔになつ
た時と丁度カウンタが一巡して全て“０”となる
ようにクロツクの周波数若しくはカウンタの段数
を選んだ結果である。従つて、第１図及び第２図
に関連したアナログ方式ではサーボ誤差が直接電
圧値として得られるが、デイジタル方式において
はサーボ誤差はカウンタの値としてデイジタル値
で与えられる。故に、デイジタル値で与えられる
サーボ誤差はモータに与えられる前に何らかの態
様でアナログ電圧に変換される必要がある。この
ようなアナログ電圧に変換する態様としてはDA
変換器を使用する方法とPWM（パルス幅変調）
を行う方法とがある。後者の方法は、上述したア
ナログ方式でランプ電圧の中央をサンプリングす
る時すなわちPGとＶ同期の位相関係が最適状態
の時、PWMの“１”及び“０”の比即ちデユー
テイを50：50即ち１とするもので、フイルタを通
つて直流電圧化された後はアナログ方式と同じ値
になるように設計する。そして、デイジタル値で
得られた誤差によりこのPWM“１”、“０”の比
を可変してやれば、アナログ方式と全く等価な機
能を行わせることができる。この時に、PWMの
繰返し周期は直流電圧化のためのフイルタによる
位相遅れが誤差の発生する周波数に対して無視で
きる位の値に選ばれなければならない。

このようなPWM方式のデイジタル型誤差検出
器よりなるサーボ回路は基本的には全て論理回路
で実現できるため、 (1) 高精度の制御が達成できる。

(2) 部分のバラツキによる調整を回避できる。

(3) 温度及び経時変化がない。

(4) 高集積化が可能である。

等の利点を有するが、この反面クロツクの周波数
に基因する量子化誤差が必ず発生し、結果として
サーボに対してはエラー要素となるのでそれが影
響しないような設計をしなければならない。

このような要請を満足するデイジタル型の誤差
検出器を有するサーボ回路、特にVTRの回転ヘ
ツドドラムサーボ用として改良された本発明の対
象とするサーボ回路を次に説明するが、これに先
立ち、ドラムサーボ本来の役割について説明す
る。DCモータを使用してVTRのドラムサーボを
構成する場合、ドラムのビデオヘツドの位置を特
定の基準信号と一定の位相関係を持たせる位相サ
ーボが中心となる。また、当然のことながら、位
相が合うためには速度が一致している必要があ
り、同時に速度サーボも必要である。つまり
VTRにおいては、速度サーボループは位相サー
ボをかけるための必要条件的役割とも考えられ
る。また、位相ロツクする際の位相サーボループ
からの速度可変に対して大きく速度がずれないよ
うに制御し、引き込みを早くするダンピングとし
ての役割を持つ。基本的に定速性が期待できる
ACモータを使用した場合、この速度ループは不
要である。第４図にこの位相サーボのタイミング
チヤートを示す。第４図ａはビデオヘツドの位置
を示すPG、第４図ｂは基準信号であつて、例え
ば記録信号のＶ同期信号、再生CTL同期信号、
30Hzのクリスタル周波数源等の基準信号であつて
もよい。位相サーボかPG信号ａと基準信号ｂの
位相のφを一定位相に維持する。勿論この時の基
準信号はVTRの録再モードのそれぞれで異なる
し、トラツキングをドラムで行うかまたキヤプス
タン送りで行うかによつても変わつてくる。しか
しながら第４図の位相φを一定に維持する原則は
同じである。

第５図及び６図は上述した原理に従つて構成さ
れたVTRのドラムサーボの回路図で、特に第５
図は速度サーボ部分、第６図は位相サーボ部分を
示す。端子５０及び５２に与えられるPGA及び
PGB信号は回転ヘツドドラムに等間隔で取付け
られた例えば６個のポールピースと協動するほぼ
18°離れたピツクアツプ・コイルからの２つの回
転速度タコパルス情報である。従つてPGA及び
PGB信号は回転ヘツドドラム１回転当りそれぞ
れ６個のタコパルスとして生じる。PGAはPGB
に対して先行するように構成されている。それぞ
れのPG信号は増幅器５１，５３によつて増幅さ
れ、増幅されたPGA信号は速度サーボ用遅延回
路５４によつて所定量遅延され、フリツプフロツ
プ５６のセツト入力に与えられ、一方増幅された
PGB信号はフリツプフロツプ５６のリセツト入
力に直接与えられる。この遅延回路５４は、
PGA及びPGB信号間の時間長をカウンタで計数
しそのカウント値をモータに与える速度指令電圧
に対応させる際に、このカウント操作及び構成の
簡便化のためのものであるため必ずしも必要なも
のではない。

一方、縦続接続したフリツプフロツプ５８，６
０が設けられている。フリツプフロツプ５８のセ
ツト入力は増幅されたPGB信号を受け、フリツ
プフロツプ６０のセツト入力はフリツプフロツプ
５８の出力を受ける。フリツプフロツプ６０の出
力FF₁₀はこれら２つのフリツプフロツプ５８，
６０のリセツト入力となる。フリツプフロツプ６
０のクロツク入力CPには後述するタイミング信
号Tiがクロツク発生カウンタ６２の出力ライン
６２ａから与えられる。

このカウンタ６２ａは例えば３・58MHzのクリ
スタル６４を有し、４つの異なつた周波数のタイ
ミングクロツク信号を発生する。ライン６２ｂは
３・58MHzのクロツク※０を発生し、ライン６２
ｃは※０／４の周波数（895KHz）のクロツク※
１を発生し、ライン６２ｄは※０／32の周波数
（112KHz）のクロツク※２を発生する。出力ライ
ン６２ｂのクロツク※０は例えば10ビツト構成
（1024進）のカウンタ６６のクロツク入力CPとし
て与えられる。このカウンタの最大ビツト位置あ
るいはカウンタが０に戻るタイミングを示す
MSD信号は図示したように立ち下がりビツトと
して微分回路６８に与えられ、次いでフリツプフ
ロツプ７０のリセツトパルスとなる。一方、出力
ライン６２ａのタイミングパルスTiはフリツプ
フロツプ７０のセツト入力となる。フリツプフロ
ツプ７０の出力である₂はPWA出力であり、
この周期はTiクロツクによつて決定され、リセ
ツトパルス、すなわちMSD信号は₂のデユー
テイ比、従つてモータ７６への付勢電力レベルを
決定する。

フリツプフロツプ７０のPWM出力は₂は積
分器７２で直流化され、次いでモータ駆動増幅器
７４で電力増幅される。

バツフアカウンタ６６は後述する態様でリセツ
トされ、このリセツトするタイミングはPWM用
のフリツプフロツプ７０のリセツト信号のタイミ
ングを変え、従つてモータ付勢電力レベルを変更
する。

バツフアカウンタ６６のリセツトのタイミング
は速度検出カウンタ７８のMSD出力によつて決
定される。このカウンタ７８も上述したバツフア
カウンタ６６と同様1024進のカウンタであつても
よい。このカウンタ７８は、ANDゲート８２で
FF₁出力によつてストローブした※１クロツクと
ANDゲート８４でFF₁₀出力によつてストローブ
した※０クロツクとANDゲート８６で後述する
位相サーボ部分からのMFD出力によつてストロ
ーブした※１クロツクとをORゲート８８を介し
てクロツク入力CPで受ける。また、リセツト信
号としては増幅されたPGA信号をPGA増幅器か
らPGA′信号として受ける。カウンタ７８のMSD
立ち下がり出力は微分回路９０で微分され、次い
でANDゲート８０でFF₁₀出力でゲートされ、そ
の後バツフアカウンタ６６にリセツト入力として
与えられる。

第６図は位相サーボ回路部分を示し、その出力
はMFD信号として第５図の速度回路部分にAND
ゲート８６のMFD入力として与えられる。端子
１００には回転ヘツドドラムに固着したポールピ
ースに関連したピツクアツプ・コイルからの回転
ヘツドドラムの回転位相を表すタコパルスPGC
が与えられ、一方、端子１０２には位相基準たる
基準パルスが与えられる。端子１００のPGC信
号は増幅器１０４及び遅延回路１０６を介してフ
リツプフロツプ１０８のセツト入力に接続され、
一方、端子１０２の位相基準パルスはリセツト入
力に与えられる。即ち、フリツプフロツプ１０８
の出力は基準位相に対する回転ヘツドドラムの位
相査（固定遅延を含んだ）を示す。このフリツプ
フロツプ出力はANDゲート１１０に※２クロツ
クのストローブ信号として与える。

一方、速度制御ループのFF₁₀出力と同様に同
期信号FF₂₁を与える２つの縦続接続したフリツ
プフロツプ１１２，１１４が設けられている。第
１のフリツプフロツプ１１２のセツト入力が位相
基準パルスを受けることを除き、この回路構成は
速度ループの上述したフリツププロツプ５８，６
０の回路構成と同じである。

フリツププロツプ１１４のFF₂₁出力はANDゲ
ート１１６において※０クロツクのストローブ信
号として働く。ANDゲート１１０，１１６の出
力はORゲート１１８を介して位相誤差検出カウ
ンタ１２０のクロツク入力として与えられる。こ
のカウンタ１２０は例えば256進カウンタであり、
増幅されたPGC信号即ち増幅器１０４の出力
PGC′によつてリセツトされる。カウンタ１２０
の立ち下がりエツジの形のMSD出力は微分回路
１２２を介してANDゲート１２４においてFF₂₁
出力でゲートせしめられ、次いで位相ループ用バ
ツフアカウンタ１２６のリセツト入力に与えられ
る。

カウンタ１２６は例えば256進カウンタであり、
ANDゲート１２８において後述するシフト信号
T_SFTでストローブされた※１クロツクとANDゲ
ート１３０でFF₂₁信号でストローブされた※０
クロツクをORゲート１３２を介してクロツク入
力で受ける。カウンタ１２６のMSD立ち下がり
エツジは微分回路１３４で微分され、この出力パ
ルスはフリツプフロツプ１３６のリセツト入力に
与えられる。フリツプフロツプ１３６のセツト入
力はPGA′信号を受け、この出力は速度ループに
与えられるMFD信号を与える。

上述したT_SFT信号はフリツプフロツプ１４０、
ANDゲート１４４、例えば256進のカウンタ１４
２よりなる回路によつて得られる。フリツプフロ
ツプ１４０はそのセツト入力にはPGA′信号が与
えられ、リセツト入力にはカウンタ１４２の256
進のカウント値になつたことを表す信号が与えら
れる。フリツプフロツプ１４０のＱ出力はT_SFT信
号を出力し、出力はカウンタ１４２をリセツト
する信号を与える。カウンタ１４２はそのクロツ
ク入力にT_SFT信号でストローブした※１クロツク
を受ける。

第７図は第５図及び第６図の速度及び位相ルー
プよりなるデイジタルサーボの動作を説明するた
めの波形図であり、ａは端子１００に与えられる
PGC信号、ｂは端子５０に与えられるPGA信号、
ｃは端子５２に与えられるPGB信号、ｄは端子
１０２に与えられる位相基準信号（例えば1/2に
分周したＶ同期信号）である。PGC信号はドラ
ム１回転に１つ生じ、従つてPGCパルス間はド
ラム１回転の時間をさす。また、ドラム１回転期
間即ちPGCパルスにはそれぞれ６つのPGA及び
PGBパルスが存在する。

ｅ図は位相ループの動作波形を示し、ｅ−１は
遅延回路１０６の出力でPGCパルスの位置で立
ち上がり、所定量の遅延の後に立ち下がる。ｅ−
２はフリツプフロツプ１０８の出力波形を示す。
即ち、ｅ−１の遅延回路出力の立ち下がりで立ち
上がり、ｄのＶ同期信号位置で立ち下がる。ｅ−
３はフリツプフロツプ１１２の出力波形を示す。
これはＶ同期信号位置で立ち上がり、タイミング
信号Tiの到来で立ち下がる。ｅ−４はフリツプ
フロツプ１１４の出力FF₂₁の波形を示し、フリ
ツプフロツプ１１２のリセツトの時定数でセツト
され次のTiタイミングパルスの到来でリセツト
される。従つて、端子１００のPGCパルスと端
子１０２の位相基準パルスとの位相差に関連した
位相誤差つまりフリツプフロツプ１０８のパルス
期間ｅ−２は※２クロツクに関連づけられて最初
カウンタ１２０でカウントされ、次いでFF₂₁の
パルス期間に※０クロツクをカウントしてMSD
出力を生じる。つまり、位相誤差量が大きければ
それだけフリツプフロツプ１０８の出力期間は長
くなり、※２カウント量も多くなるため、FF₂₁
期間（Tiの周期）での※０カウント量は少にな
り、このためカウンタ１２０のMSD出力のタイ
ミングは早くなる。ANDゲート１２４はMSD微
分パルスが常にFF₂₁の期間内に生じることを保
証するように働く。従つて、位相ループ用バツフ
アカウンタ１２６は位相誤差の大きさに応じてリ
セツトタイミングが変化せしめられる。位相誤差
検出カウンタ１２０は各PGC信号のタイミング
つまりヘツドの各回転につき１度の割合でリセツ
トされ、従つて位相ループ用バツフアカウンタ１
２６は位相誤差情報即ちMFD信号をヘツドの各
回転当り６回の割合で速度ループに導入する必要
がある。この目的のため、バツフアカウンタ１２
６のクロツク入力の制御用にT_SFT信号が使用され
る。第７図のｆ−４はこのT_SFT信号の波形を示
す。このT_SFTパルスは各PGAパルスの到来によ
り生じ、T_SFTパルスの期間にバツフアカウンタ１
２６が１回転することが必要である。即ち、バツ
フアカウンタ１２６は測定した位相誤差を６回保
持するようにされる。バツフアカウンタ１２６の
MSD出力は位相誤差検出カウンタ１２０の出力
に関連した誤差情報を６回継続した形でフリツプ
フロツプ１３６のリセツト入力に供給される。故
に、フリツプフロツプ１３６のYFD出力はPGA
信号の到来でオンになり、位相誤差を表す立ち下
がりタイミングを持つことになる。

第７図のｆ−１は第５図の速度ループのPGA
信号の遅延回路５４の出力を示し、ｆ−２はフリ
ツプフロツプ５６の出力FF₁を示し、ｆ−３は
MFD信号を示す。また、第８図は第７図でｇの
信号時間位置を拡大して他の信号をも含ませて示
した波形図である。

第８図ａはPGA信号、ｂはPGB信号、ｃは
PGA信号に応じて立ち上がり、所定の固有の時
間の後に立ち下がる遅延回路５４の出力、ｄはこ
の立ち下がりに応じてセツトされかつPGB信号
に応じてリセツトされるフリツプフロツプ５６の
出力FF₁である。ｅは位相ループからのMFD信
号でありPGA信号により立ち上がり位相誤差を
表す期間を有している。PGA′信号によりリセツ
トされる速度検出カウンタ７８はこのMFD信号
期間の間※１クロツクをカウントする。即ち、位
相項はカウンタ７８のカウント値の初期値を変え
ることによつて速度ループ中に導入される。ｆは
T_SFT信号を示し、これは同様PGA信号に応じて
立ち上がり所定の長さ即ち上述したように位相ル
ープ用バツフアカウンタ１２６が６回転する目的
のために使用される。

速度検出用カウンタ７８は、また信号FF₁の期
間の間※１クロツクをカウントする。上述したよ
うにFF₁の期間は速度項を表している。従つて速
度検出カウンタ７８はFF₁信号の立ち下がり位置
で位相及び速度項を対応した個数のクロツクをカ
ウントしたことになる。

第８図ｇはPWMの周期を定めるTi信号を示
し、ｈはPWM出力発生用のフリツプフロツプ７
０の出力であるFF₂を示す。FF₂はTiタイミング
パルスの位置で立ち上がり位相及び速度項の大き
さに応じた期間の終了で立ち下がる。ｈはフリツ
プフロツプ５８の出力FF₃で、これはPGBパルス
の到来で立ち上がり、次に時間的に続くTiタイ
ミングパルスの生起で立ち下がる。第８図ｉは
FF₃の立ち下がりに応じて立ち上がりかつ次のTi
タイミングパルスに応じて立ち下がるFF₁₀信号
を示す。このFF₁₀信号はANDゲート８４に与え
られ、クロツク※０をストローブしてORゲート
８８を介して速度検出用カウンタ７８のクロツク
入力に※０クロツクを供給する。FF₁₀期間の途
中※０クロツクの供給でカウンタ７８がフルアツ
プし、それによりカウンタ７８がMSD立ち下が
りエツジを出力すると、これは速度ループ用バツ
フアカウンタ６６をリセツトする。これはこのバ
ツフアカウンタ６６のMSDエツジを生じさせこ
れによりFF₂信号の立ち下がり位置（矢示位置）
のタイミングを決定させる。以後のFF₂の立ち下
がり位置は次のリセツトパルスの到来までパツフ
アカウンタの立ち下がりに従うことになる。

以上のようにして構成されたデイジタル型サー
ボ回路において、本発明は自動的に位相ロツク位
置を調整、即ち残留誤差を補正しようとするもの
で、第９図にブロツクダイアグラムを、第１０図
及び第１１図にそのタイミングチヤートを示す。

第９図は本発明の具体的な実施例を示し、第６
図に示された回路を基本に変形されている。従つ
て極力第６図と同じ回路要素には同じ番号を与え
ている点に留意されたい。

本発明部分は第６図のモノマルチ１０６とフリ
ツプフロツプ１０８の間に可変遅延回路（第９図
の場合には残留誤差補正カウンタ１４７が相当）
が挿入されるので、第９図におけるモノマルチ１
０６の時定数は第６図のそれに比べて半分になさ
れており、残りの半分の時間は残留誤差補正カウ
ンタが受け持つことになる。

VTR自身に初めて通電する場合、未だサーボ
ループが安定していないのでカウンタ１４７には
常に設計中心値がプリセツトされるように構成さ
れている。即ち、スイツチ２００は電源スイツチ
に連動するもので、スイツチ２００が操作されて
からモノマルチ２０２で定められた時間の後に自
動補正ループが働く。そのためスイツチ２００の
出力とモノマルチ２０２の出力とがアンド回路２
０４を介してＤ型フリツプフロツプ２０６に与え
られている。一方、このＤ型フリツプフロツプ２
０６の出力は続いてＤ型フリツプフロツプ２０８
のデータ端子に加えられており、夫々のフリツプ
フロツプ２０６，２０８のクロツク端子には
PGC′パルスが与えられている。フリツプフロツ
プ２０６及び２０８の出力を夫々FX₁，FX₂と名
付けると、出力FX₁及びFX₂は夫々PGC′パルス
に同期することになる。この部分の様子は第１０
図の波形図から明らかになる。

第１０図において、ＡはPGC′パルス、Ｂはス
イツチ２００の出力、Ｃはモノマルチ２０２の出
力、Ｄはアンド回路２０４の出力、Ｅ，Ｆは夫々
前記出力FX₁，FX₂を示す。又、フリツプフロツ
プ２０６の否定出力即ち₁信号がアンド回路２
１０にてPGC′パルスをゲートしており、略モノ
マルチ２０２が立ち上がるまで、即ちサーボの不
安定区間はPGC′パルスによつて補正カウンタ１
４７が、設計中心値の（10000000）にプリセツト
ロードされている。一方、モノマルチ１０６の出
力は２つのフリツプフロツプ２１２及び２１４と
カウンタ２１６により所定の時間を作つている。
カウンタ２１６はフリツプフロツプ２１４の出
力、即ちTJST信号の立ち上がりよりアンド回路
２１８で、※２クロツクをストローブして数え、
フリツプフロツプ２１４をリセツトする。又、カ
ウンタ２１６のキヤリー出力の１ビツト手前の時
間を作るためにデコーダ２２０が設けられ、又、
１ビツトあとの時間を作るためにモノマルチ２２
２が設けられている。

この様子は、第１１図の波形図で明らかにな
る。即ち、第１１図ＡはPGC′パルス、Ｂはモノ
マルチ１０６の出力、ＣはTJST信号、Ｄは
TEND信号、そしてＥはTNXT信号を示す。
TJST，TEND及びTNXTの各信号は全て※２
クロツクに同期しており、又、TEND信号、
TNXT信号は夫々※２クロツクの１クロツク分
の幅を示す。残留誤差がない時には、誤差補正カ
ウンタ１４７のMSDは第１１図で示すように※
２クロツクを教えて丁度パルスTJSTの中心で立
ち下がり微分回路２２４を介してフリツプフロツ
プ１０８をトリガーすることになる。

又、残留誤差の検出は、位相検出カウンタ１２
０の状態を見ることによつて検出される。即ち、
フリツプフロツプ１０８の立ち下がり（リセツ
ト）タイミングにおけるカウンタ１２０の内容を
夫々デコーダ１５１を介してフリツプフロツプ２
２６，２２８にラツチする。フリツプフロツプ２
２６には130以上、フリツプフロツプ２２８には
126以下の場合に夫々デコーダ１５１より“１”
レベルの出力が出てラツチするように構成されて
いる。カウンタ１２０の内容が127〜129の場合に
は残留誤差がないものとして誤差補正は行わな
い。フリツプフロツプ２２６の出力はカウンタ１
４７のカウントクロツクを１つ増やすことを意味
し、フリツプフロツプ２２８の出力はカウンタ１
４７のカウントクロツクを１つ減らすことを意味
する。夫々の信号はアンドケート２３０及びナン
ドゲート２３２に供給される。ナンドゲート２３
２の出力はTJST信号と共にアンド回路２３４に
供給され、アンド回路２３４の出力はオア回路２
３６、アンド回路２３８を介して※２クロツクを
カウンタ１４７に与える。かくして、誤差検出カ
ウンタ１２０は常に設定中心に追い込まれるよう
にループが働き、その分だけ誤差補正カウンタ１
４７が設定中心よりずれることになる。

又、以上の説明では誤差補正カウンタ１４７の
動作は設計中心より１ビツトずつ行うようにして
あるが、計測開始時には残留誤差が大きくずれて
いることもあり、その場合には、FX₁・₂で定
義される時間に１度に先ず検出カウンタ１２０で
の誤差分を補正カウンタ１４７に与えれば追従を
早くすることができる。

【図面の簡単な説明】

第１図は従来方式のサーボ回路を示す概略ブロ
ツク図、第２図は第１図の回路の動作波形図、第
３図は一般的なデイジタル型誤差検出器の動作を
説明するための波形図、第４図は本発明の対象と
する位相サーボの説明図、第５及び第６図は本発
明の対象とするデイジタルサーボ回路のブロツク
図、第７図及び第８図はその動作波形図、第９図
は本発明の基本的構成を示すブロツク図、第１０
図及び第１１図はその一部の動作説明用波形図で
ある。図で６６は速度ループ用バツフアカウンタ、７
０はPWM発生用フリツプフロツプ、１２０は位
相検出カウンタ、１４７は残留誤差補正用カウン
タ。

Claims

【特許請求の範囲】

１基準信号と回転体の回転に伴つて得られる被
制御信号との位相差情報を保持する位相検出カウ
ンタと、該位相検出カウンタの出力に従つて上記
被制御信号の位相を上記基準信号の位相に対し一
定の関係になるように上記回転体の回転を制御す
る回転サーボ回路において、上記回転サーボ回路
の動作状態において上記位相検出カウンタのカウ
ンタ状態を位相検出がなされた後にデコードする
ことによりサーボ誤差を検出し、検出された誤差
量に応じて補正量及びその補正方向を決定し補正
信号を出力するサーボ誤差検出用デコーダ回路
と、該サーボ誤差検出用デコーダ回路からの補正
信号に従つて上記の基準信号もしくは上記の被制
御信号の位相が電気的に補正されるようにカウン
トパルスの供給が制御される可変位相制御用カウ
ンタ回路とを有する回転サーボ回路におけるサー
ボ誤差自動補正回路。