JPS60100204A

JPS60100204A - サ−ボ回路

Info

Publication number: JPS60100204A
Application number: JP17843284A
Authority: JP
Inventors: Kenji Nakano; 中野　健次; Tadahiko Nakamura; 忠彦中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-08-29
Filing date: 1984-08-29
Publication date: 1985-06-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、ＶＴＲのサーボ回路、特にサーボ回路の直流
ゲインが有限なため、制御しきれずに残＾い４−１−人
肚留１臼羊ル壬耐１１−散オλ−レナｐ／白飢胸するも
のである。

従来のサーボ回路は、（＋すえば、ＶＴＩＩのドラム駆
動サーボ回路においては５位相サーボ回路により、ドラ
ムに取付けられたパルス発生器の出力信号と基準信号と
を一定位相にすることが目的であり、この時に残留誤差
は１位相エラーとして残ることになる。この位相エラー
が、その他の位相エラーに開する部分５例えば、パルス
発生器の取り付は誤差、ＶＴＲａ互間の＠械的なバラツ
キ、サーボ回路部品のバラツキなどと合わせて、ビデオ
ヘッドのスインテ／グ位置に関する規格（ＶＳＹＮＣの
前７Ｈ±１．５　Ｈ）におさまる程度であれば。

調整の必要はないが、普通は全てのバラツキを補正する
目的で手動調整されている。また、もうひとつの問題点
として温度変化に対する残留誤差の影響がある。温度が
低（なってＯＣ近辺になると。

モータＭｌｌ受は部のオイル等が固（なり、モータの負
荷が増加する。これは５モータのトルクが不足すること
になり２位相ロックの位置が変わってすが生じる。一般
には、この位相ずれが数１０Ｈ位になるため、温度補償
回路を用いて位相エラーを少なく押えているが９部品の
選定などにも限度があり、低温状態における動作は−大
きな問題である。

これも温度変化により生じる残留誤差といえろ。

ロック位相のずれにより再生画面の中にヌイツチングポ
イントが現われ、スキューなども見えるようになり、視
覧的に欠陥がわかってしまう。

本発明はかかる従来技術の欠点を改良するため罠なされ
たもので、サーボ回路の残留誤差を検出し５その検出さ
れた誤差量に応じて補正Ｉ及びその補正方向を決めると
共に該補正量を積算、保持し、上記残留誤差が零となる
まで前記サーボ回路に前記袖止片及び補正方向に対応し
た誤差電圧を与えるようにしたことを特徴とする。

以下まず本発明の対象とするディジタル型サーボ回路に
つい℃図面を参照して説明する。

一般に、駆動モータに対してサーボをかける必要のある
機ム（例えは、ＶＴＲ）Ｋ於て、最も普通に使用されて
いる回路方式は、基準信号（或いは被制御信号）よりラ
ンプ電１圧を発生し、被制御信号（或いは基準信号）で
、その傾斜電圧をサンプリングホールドして、制御対象
モータの端子電圧とする方法である。

第１図はこのような従来のサーボ方式のブロック回路図
で、１（ＨエモータＪ２０回転を表わすタコパルスを受
けるための端子で、第２図ａに示されるごのタコパルス
即ち被制御信号ＰＧ（制御対象１２より発生する信号で
、ＶＴＲの場合は回転するヘッドドラムに取付けられた
マグネットと固定して飯かれたコイルとにより得られる
が、勿論周波数発布機ＦＧからの信号でもよい。）は波
形成形回路１４で波形成形され１次いで第１のモノマル
チ１６゜第２のモノマルチ１８１Ｃ与えられる。これら
モノマルチ１６．１８及び後述するモノマルチ部は一１
’Ｇコイルやマグネットの取付位置を制ｆ］させないよ
うまたその取付精度を厳密化させないよう史には制御し
きれないサーボの残！誤差を補正する等の目的で設けら
れる。第２図すは第１のモノマルチ１６の出力波形、第
２図Ｃは第２のモノマルチ１８及びランプ電圧発生回路
型を経た後の出力波形を示す。

第１図の局は基準４６号光発生路であり、この基準信号
は制御対象１２を正しい迷度あるいは一定の回転位相胸
係にするために必要なもので５通常水晶発振器、ライン
電諒周波歓ぶ等よりなってもよい。

第２図ｄはこの基準４Ｆｓ号として例えばＶ同期波形を
示す。あは上述したモノマルチ、菊はサンプリングパル
ス発生回路でそれぞれの出力波形は第２図ｅ及びｆＫ示
され又いる。サンプリングパルス発生回路（資）からの
サンプリングパルスは回路部分羽でｍ２図Ｃ及びｆに示
すようにランプ電圧発生回路型のランプ部分をサンプリ
ングする。第２図ｇは被サンプリング電圧がホールド回
路ρ及びモータ駆動増幅器ムを介してモータ１２に与え
られる隙のモータ市川をボず。附与電圧Ｅｌ、Ｅ２との
差電圧レベルΔＥはサーボ−差電、圧を示す。

以上のようなラング電圧をサンプリングして１汝を発生
ずるサーボ方式に対してディジタル型の誤差検出器があ
る。０のディジタル型誤差検出器に仰られているものも
ある。このディジタル型誤差検出器の原理を第３図のタ
イミングチャートに関浬して以下に説明する。被制御１
４Ｉ化号たるｌ’Ｇ憤号（記３図ａ）と基準１６号たる
Ｖ同期信号との間の時間間隔（第３図Ｃの　エ　の期間
）をある一定値に保つのがサーボの目的であるから５デ
イジタル型に於て【工この時間間隔Ｔを充分に速いクロ
ックでカウントし、そのカウント結果により目的ｖＫ対
し℃小さいか大きいかの判定を行なう。第３図に於ては
時間間隔Ｔの間で第３図ｄの如（カウンタクロックを発
生させ、このりσツク数をＮピントからなるカウンタが
カウントする。第３図でｅはカウンタ第１ビツト目出力
（即ち、最下位ピット出力）　ＣＴＩ　ｔ　ｒ　４Ｘカ
ウンタ第２ビツト目出力（即ち、最上位ヒツト出力）　
Ｃ’１２　＋　ｇはカウンタＮビット目出力ＣＴＭを示
す。第３図００１　′）終了時つまりＶ同期エツジが来
た時のカウンタの最上位ピッ）　ＣＴＭｔｊ第３図ｇの
ように■、■、■のいずれか１つの状態になっているは
ずであり。

のｈ隔が狭すき゛の状態を示す。これは目的の時間間隔
ＴＫなった時に丁度カウンタが一巡して全て、ｌ　、Ｉ
＋となるようにクロックの周波峨若しくはカウンタの段
数な辿んだ結果である。従って、第１及び第２図に開運
したアナログ方式ではサーボ誤差が直接電圧値として得
られるが、ディジタル方式に於ては丈−ボＰＪ４ｉはカ
ウンタの値としてディジタル値テ与えられる。故に、デ
ィジタル値テ与えられるサーボ誤差はモータに与えられ
る前に何らかの態様でアナログ電圧に変換される必要が
ある。

このようなアナログ電圧に変換する態様としてはＤＡ変
換器を使用する方法と１’ＷＭ（パルス幅変ｉｉＭＩ）
を行なう方法とがある。後者の方法は、上述したアナロ
グ方式でランプ電圧の中央をサンプリングする時即ちＰ
ＧとＶ周期の位相関係が最適状態の時、ＦＷＭの　１　
及び１１０″の比即ちデユーティを５０：５０即ちｌと
するもので、フィルタを通って直流電圧化された後はア
ナログ方式と同じ値になるように設計する。セして、テ
ィジタル値で得られた誤差により０のｌ’ＷＭｌ、０　
り比な可変してやれば、アナログ方式と全く等価な機能
を行なわせることができる。この時に−ＰＷＭの繰返し
周期（工直流電圧化のためのフィルタによる位相遅れを
誤差の発生する周波数に対して無視できる位の値に選ば
れなければならない。

このようなＰＷＭ方式のディジタル型誤差検出器よりな
るサーボ回路は基本的には全て論理回路で実現できるた
め、１）尚精度の制御が達成できる。

２）部分のバラツキによる調整を回避できる。

３）＠度及び経時変化がない。

４）高集積化がＯｆ能である。

等の利点を有するが、この反面クロックの周波数に基因
する量子化誤差が必ず発生し、結果としてサーボに対し
てはエラー要素となるのでそれが影響しないような設削
をしなければならない。

このような要請を満足するディジタル型の誤差検出器を
有するサーボ回路、特にＶＴＩＩの回転ヘッドドラムサ
ーボ用として改良された本発明の対象するサーボ回路を
次に説明するが、これに先立ち、トラムッーボ本来の役
割について説明する。

ＤＣモータを使用してＶＴＲのドラムサーボを構成する
場合、ドラムのビデオヘッドの位置を特定の＆準信号と
一定の位相関係を持たせる位相サーボが中心となる。捷
だ、当然のことながら１位相が合うためには速度が一致
している必璧があり、同時に速度サーボも必要である。

つまりＶＴＲに於ては、速度サーボループは位相サーボ
をかけるための必要条件的役割とも考えられる。また５
位相ミックする際の位ＪＢサーボルーグがらの速度可変
に対し又大きく速度がずれないように制御し。

引き込みを早くするダンピングとしての役割も持つ。基
本的に定速性がＭ＃できるＡＣモータを使用した場合、
この速度ループは不要である。第４図にこの位相サーボ
のタイミングチャートを示す。

第４図ａはビデオヘッドの位置を示すＰＧ、第４図すは
基準４５号であって、例えば記録Ｑ号のＶ同期（８号、
再生ＣＴＬ同期１８号、３０Ｈｚのクリスタル周波１５
Ｉ源等の基準４Ｍ号であってもよい。位相す位相に維持
する。勿論この時の基準４Ｆｓ号はＶＴｌ’１の録再モ
ードのそれぞれで異なるし、トラッキングをドラムで行
なうかまたキャプヌタン送りで行なうかによっても変わ
ってくる。しかしながら第４図の位相グな一定に維持す
る原則は同じである。

第５及び６図は上述した涼卸に従って構成されたＶＴＲ
のドラムサーボの回路図で、特に紀５図は速度サーボ部
分、第６図は位相サーボ部分を示す。端子５ｏ及び５２
に与えられるＰＧＡ及びＰＵＢ信号は回転ヘッドドラム
に等間隔で取付けられたレリえは６個のボールビーヌと
協動するほぼ１８″離れたビックアンプ・コイルからの
２つの回転速度タコパルス情報である。従つ（Ｐ　Ｇ　
Ａ　及びＰＧＢ信号は回転ヘッドドラム１回転当りそれ
ぞれ６個のタコパルスとして生じるつＰＧＡはＰＧＢＫ
対して先行するように構成されている。それぞれのＰＧ
侶号は増幅器５１．５３によって増幅され、増幅された
Ｐ　Ｇ　ｐ、　イｇ号は速度サーボ用遅延回路５４によ
って７ｆｒ定量遅延され、フリッグフロソグ５６のセッ
トリップフロッグ謁のリセット人力に直接与えられろう
この遅延回路詞は、）’ＧＡ及びｌ’ＧＢ伯号間の時間
長をカウンタで計数しそのカウント値をモータに辱える
速度指令電圧に対応させる際に、このカウント操作及び
構成の簡便化のためのものであるため必ずしも必侠なも
のではない。

一方、縦続接続したフリップ７０ツブ詔、印が設けられ
ている。フリップフロップ詔のセット入力は増幅された
ＰＧ８・１８号を受け、フリップ７０ツブ印のセット人
力はフリップフロップ詔の出力を受ける。フリップ７０
ツブωの出力１”Ｆ、ｏはこれら２つのフリラフフロッ
プ詔、６０のリセット入力となる。フリップフロップω
のクロック人力ＣＰには後述するタイミング４６号Ｔｉ
がクロック発生カウンタ６２の出力ライン６２　ａから
与えられるっこのカウンタ６２　ａは例えば３．５８　
Ｍ）ｌｚのクリスタル６４を有し、４つの異なった周波
数のタイミングクロックイ８号を発生する。ライン６２
　ｂは３．５８　ＭＨｚのクロック※０を発生し、ライ
ン６２　ｃはすの周波数（８９５Ｋ１４ｚ　）のクロッ
ク＊１を発生し、ライ※２を発生する。出力ライン６２
　ｂのクロック※０は例えば用ビット構成（１０２４進
）のカウンタ６６のクロック人力ＣＰとして与えられる
。このカウンタの最大ビット位置あるいはカウンタが０
に戻るタイミングを示すＭＳＤ侶号は図示したようにＪ
下がりビットとして微分１ｉ：！］路６８に与えられ５
次いでフリップフロッグ１０のリセットパルスとなる。

一方、出力ライン６２　ａのタイミングパルス′ｒＩは
フリップフロップ７（ｌの七ソト人力となる。フリップ
フロップ７０の出力であるＦＦ２はＰＷＭ出力であり、
この周期は１゛１クロツクによって決定され、リセット
パルス、即ちＭＳＤイ６＠は、Ｌ”Ｆ２のデユーティ比
即ちモータ７６への附努霜カレペルを決定する。

フリップフロップ７０のＰＷＭ出力ＦＦ２は積分器７２
で血流化され、次いでモータ駆動増幅器７４で電力増幅
される。

バッファカウンタ６６は後述するａｈでリセットされ、
このリセットするタイミングはＰＷＭ用のフリップフロ
ップ７０のリセット信号のタイミングを変え、従ってモ
ータ附勢電力レベルを変更する。

バッファカウンタ６６のリセットのタイミングは速度横
比カウンタ７８のＭＳＤ出力によって決定される。この
カウンタ７８も上述したバッファカウンタ６６と同様１
０２４進のカウンタであってもよい。

このカウンタ７８は、ＡＮＤゲート８２でＦＦ、出力に
よってストローブした※１クロックとＡＮＤゲート８４
でＦＦ、ｏ出力によってストローブした※０クロックと
ＡＮＤグー）８６で後述する位相サーボ部分ρ）らのＭ
ＦＤ出力によってストローブした◆ｌクロンクとをＯ工
１ゲート関を介してクロック人力Ｌ’Ｐで受ける。また
、リセット信号としては増幅されたＰＧＡ伯号をＰＧＡ
増幅器からＰ　Ｇ　Ａ’倍信号して受ける。カウンタ７
８のＭＳＤｆｉ下がり出力は微分回路力で微分され１次
いでＡＮＤゲート（資）でＦＦ１ｏ出力と同期され、そ
の後バッファカウンタ印にリセット入力として緑えらむ
る。

第６図は位相ブーボ回路部分を示し、その出力ケート８
６のＭＦＤ人力として与えらｔする。端子１００には回
転ヘッドドラムにｌＩ！！ｊ着したポールピースに１連
したピックアップ・コイルからの回転ヘッドドラムの回
転位相を表わ丁タコパルスＰＧＣが与えられ、一方端子
１０２には位相基準たる基準パルスが与えられる。端子
１００のＰＧＣ侶号は増幅器１０４及び遅延回路１０６
を介してフリップ７０ング１０８のセット入力に接続さ
れ、一方、端子１０２の位相基準パルスはりセント人力
に番えられる。即ち、フリップフロップ１０８の出力は
基準位相に対する回転ヘッドドラムの位置υ＆　（ＩＮ
定遅延を含んだ）を示す。このフリソゲ７０ング出力は
ΔＮＤケート１１０に※２クロックのストローブ信号と
して与える。

一方、速度制帥ループのＦＦ、。出力と同様に同期信号
ＦＦ２□を与える２つの縦続接続したフリップフロップ
１１２　、ｔ１４が設けら釘ている。第１のフリップフ
ロップ１１２０セツト入力が位相基準パルスを受けるこ
とを除き、この回路構成は速度ル成と同じである。

フリップフロップ１１４のＦＦ２□出力【コΔＮＤゲー
ト１１６に於て※０クロックのストローブ信号として働
（。ＡＮＤゲート１１０．　１１６の出力はＯＲグー）
　１１８を介して位相誤差検出カウンタ１２０のクロッ
ク人力として与えられる。このカウンタ１２０は例えば
２５６進カウンタであり、増幅されたＰＧＣ信号即ち増
幅器１０４の出力ＰＧＣによってリセットされる。カウ
ンタ１２０の立下がりエツジの形のＭＳＤ出力は微分回
路１２２を弁してＡＮＤゲート１２４に於てＦＦ２Ｉ出
力と同期ゼしめら４、次いで位相ルーグ用バンファカウ
ンタ１２６のリセット入力に４えられる。

カウンタ１２６は例えは２５６進カウンタであり、Ａ　
Ｎ　ＩＪケート１１に於て後述するンフト伯号”’ｇＦ
Ｔでヌトａ−プされた※ｌクロックとＡＮＤゲート１３
０でＦＦ２，１ｑ号でストローブされた※０クロックを
ＯＲゲート１３２を介してクロック入力で受ける。カウ
ンタ１２６のＭＳＤ立下がりエツジは微分回路１３４で
微分され、この出力パルスはフリップフロップ１３６の
リセット入力ＶｃＢえられる。フリソゲフロップ１３６
のセット入力は１’ＧＡ信号を受け、この出力は速度ル
ープに辱えられるＭＦＤ信号を与える。

上述したＴ、アＴ伯＋４ｔ＋ｓフリッグフロッグ１４０
−ＡＮＤゲート１４４−例えば２５６進のカウンタ１４
２よりなる回路によって得られる。スリップフロッグ１
４０はそのセット入力にはＰＧ八へ匍号が与えられ、リ
セット入力にはカウンタ１４２の２５６進のカウント値
になったことを表わす４８号か与えられる。

スリップフロッグ１４０のＱ出力はＴｓＦＴ佃号を出力
し、Ｑ出力はカウンタ１４２をリセットする信号を与え
る。カウンタ１４２はそのクロック入力に”ＳＦ’Ｉ’
化号でス信号−ブした※１クロックを９１ｒｊる。

第７図は第５図及び第６図の速度及び位相ループよりな
るデイジタルサーボの動作を説明するための波形図であ
り、（ａ）は端子１００にも、えられるＰＧＣ個号、（
ｂ）は端子間に与えられるＦ　Ｇ　Ａ信号。

（ｃｌ　Ｉ工端子５２に与えられる）’Ｕｔ３個号、（
ｄ）は端子１０２に与えられる位相基準信号（例えば１
／２に分周したＶ同期伯＋−ｉ、　）である。Ｌ’ＧＣ
信号はドラム１回転ＶＣ，１つ生じ、従ってＰＧＣパル
ス間はドラム１回転の時間をさす。また、ドラム１回転
期間即ちＰＧＣパルス間にはそれぞれ６つのＰＧＡ及び
ＰＧ８バルヌが存在する。

（ｅ）図は位相ループの動作波形を示し、（ｅ−１）を
工遅延回路１０６の出力で１’ＧＣパルスの位置で立上
がり、所定量の遅延の彼に立下かる。（ｅ−２）はスリ
ップフロッグ１０Ｂの出力波形を示す。即ち。

（ｅ−１）の遅延回路出力の立下がりで立上がり。

（ｄｉのＶ同期信号位置で立下がる。（ｅ−３）は７リ
ツプフロツプ１１２の出力の波形を示す。０れはＶ同期
信号位置で立上がり、タイミング信号Ｔｉの到来で立下
がる。（ｅ−４）ｋＺフリップ７０ッグ１１４０出力Ｆ
Ｆ２□の波形を示し、フリップフロップ１１２のリセッ
トの時定でセットサれ次のＴｉタイミングパルスの到来
でリセットサれる。従って、端子１００のＰＧＣパルヌ
と端子１０２の位相基９−ｉ＋：＋−テＬ／＋１ｚｔ’
ｒ→４４主ｒｚａ１−’＊１Ｊ−１ｔ’ｒＷイ＊＠１４
主−−１４ｈ−ｙリップフロップ１０８のパルス期間（
ｅ−２）は※２クロックに関連づけられて最初カウンタ
１２０でカウントされ１次いでＦＦ２□のノくルス期間
に※０クロックをカウントしてＭＳＤ出力を生じる。つ
まり１位相誤差量が大きければそれだけフリップ７σツ
ブ１０８の出力期間は長くなり、※２カウント量も多く
なるため、ＦＦ２１期…Ｊ（Ｔｉの周期）での＊θカウ
ント量は少にγぶり、このためカウンタ１２０のＭＳＤ
出力のタイミングは早（なる。ＡＮＤグー）　１２４は
ＭＳＤ倣分ノくルスが常にＦＦ２１の期間内に生じるこ
とを保償するように働（。従って。

位相ループ用バッファカウンタ１２６は位相誤差の大き
さに応じてリセットタイミングが変運せしめられる。位
相誤差検出カウンタ１２０に工各ＰＧＣ信号のタイミン
グつまりヘッドの各回転につき１度の割合でリセットさ
れ、従って位相ループ用）くソファカウンタ１２６は位
相誤差情報即ちＭＦＤ信号をヘッドの各回転当り６回の
割合で速度ループに尋人する必要がある。この目的のた
め、ノ（ソファカウンタ１２６のクロック人力の制御用
にＴＳＦＴ信号が使用される。第７図の（ｆ−４）はこ
のＴｓアアイＢ号の波形を示す。このＴＳＦＴパルスは
各ＰＧＡパルスの到来により生じ、ＴｓＦ、ｒパルスの
期間にバッファカウンタ１２６が１回転することが必要
である。即ち、バッフ７カウンタ１２６はｍｔｌ定した
位相誤差を６回保持するようＫされる。バッファカウン
タ１２６のＭＳＤ出力は位相誤差検出カウンタ１２０の
出力に関連した誤差情報を６同継続した形で７リツプフ
ロソグ１３６のリセット人力に供給される。故に、フリ
ツプフロップ１３６のＭＦＤＩｔｌ力はＰＧＡ伯号の到
来でオンになり１位相誤差を表わす立下りタイミングを
持つことになる。

第７図の（ｆ−１）は第５図の速度ループのＰＧＡ信号
の遅延回路９の出力を示し、（ｆ−２）はフリップ７０
ツブ５６の出力ＦＦ１を示し、（ｆ−３）はＭＦＤ信号
を示す。また、第８図は第７図でｇの信号時間位置を拡
大して他の信号をも含ませて示した波形図である。

第８図（ａｈｓ　Ｐ　（ｊ　Ａ１８号、（ｂ）はＰＧＢ
佃号、（Ｃ１はＰＧＡ匍号圧応じて立上がり、所定の固
有の時間の後に立下がる遅延回路５４の出力、（ｄ）は
この立下がりに応じてセットされかつｌ’ＧＢ（、；号
に応じてリセットされるフリップ７０ツブ５６の出力Ｆ
Ｆ１である。ｔｅｌは位相ループからのへ４　Ｆ　Ｄ侶
′号でありＰＧＡ儒号により立上がり位相誤差を表わ丁
期間を有している。Ｐ　Ｇ　Ａ’佃号によりリセットさ
れる速度検出カウンタ７８はこのＭＦＩ）信号期間の間
※１クロックをカウントする。ｆｆ＋４ち１位相項はカ
ウンタ７８のカウント値の初期値を変えることによって
速度ループ中に導入される。（ｆｌはＴＳＦ？　＠号を
示し、これは同様Ｐ　Ｇ　Ａ　イＢ号処応じて立上がり
所定の長さ即ち上述したように位相ループ用バッファカ
ウンタ１２６が６回転する目的のために使用される。

速度検出用カウンタ７８は、−１：た信号ＦＦ１の期間
の間※１クロックをカウントする。上述したようＫＦＦ
ｌの期間は速度項を表わしている。従って。

速度検出カウンタ７８はＦＦ、信号の立下がり位置で位
相及び速度項に対応したイー〇のクロックをカウントし
たことになる。

第８図（ｇｌはＰＷＭの周期を定めるＴｊ（ｉｇ号を示
Ｌ−（ｈ）はＰＷＭ出力発生用のフリップ７０ツブ７０
の出力であるＦＦ２を示す。ＦＦ２はＴｉタイミングパ
ルスの位置で立上がり位相及び速度項の大きさに応じた
期間の終了で立下がる。（ｈｌはフリップフロップ詔の
出力ＦＦ３で、これはＰＧＢパルスの到来で立上がり１
次処時間的に続＜Ｔｉタイミングパルスの生起で立下が
る。第８図（重工ＦＦ３の立下がりに応じて立上がりか
つ次のＴｉタイミングパルスに応じて立下がるＦＦ、。

信号を示す。このＦＦ、。

４６号はＡＮＤゲート８４に与えられ、クロック※０を
ストローブしてＯＲゲートあを介して速度検出用カウン
タ７８のクロック入力に＊０クロックを供給する。ＦＦ
、、ルｊ間の途中※０クロックの供給でカウンタ７８が
フル７ツブし、それによりカウンタ７８がＭＳＤ立下が
りエツジを出力すると、これは速度ループ用バンフ７カ
ウンタ団をリセットする。

これはこのバッファカウンタ印のＭＳＤエツジを生じさ
せこれによりＦＦ２信号の立下がり位置（矢示位ｍ）の
タイミングを決定させる。以後のＦ′Ｆ２の立下がり位
置は次のり七ソトパルスの到来までバッファカウンタの
立下がりに従うことＫなる。

以上のようにして構成されたテイジクル型サーボ回路に
おいて、本発明は自動的に位相ロック位置を調整しよう
とするもので、第９図にブロックダイアグラムを、第１
Ｏ図にそのタイミングチャートを示す。

同図において基準４ｇ号Ｓ（端子１０２０位相基準パル
ス）が米た時、即ち１位相検出時間が終了した時に１位
相検出カウンタ１２０の内容を見て、補止するｉを決定
し、移８Ｊｂ景カウンタ１４５にセットする。つまり、
基準信号の立上かつと、位相積山カウンタ１２０の最上
位ビットの立上がりとが一致すれば、残留誤差は無い。

この位相エラーの大きさに従って、どれ位補正をしてい
くかを移動量カウンタ１４５が記憶する。

又、同時に、残留誤差がどっちの方向にあるかを移動方
向ンリツプフロッグ１４６　ｖｃ移し、移し時間Ｔ１に
その移動量を補正カウンタ１４７に加減算する。そうし
て移し時間Ｔ２　ＶＬ−イ■相検出力ウンク１２０の、
１１叔結果（位相情報）と補正カウンタ１４７の内容（
残留誤差情報）とｖｍ減算して、第５図の速度ループへ
のフィードバック情報ＭＦＤとする。この時、補正カウ
ンタ１４７は抽圧′１−べき残留誤差の内容を記憶して
おり、電源がオフされない〃・きり保持されるから、一
度、電源オン時に残留誤差補正ン行なうと、その後は５
位相エンーなしの位ａ　ｍｌツク状悲に瞬時に入り祷る
。

かりに位相ロックがががった状態においても。

基準１Ｈ号と位相検出カウンタ１２０の最上位ビットの
上がりとが一致するまでは、補正カウンタ１４７から１
だエラーがあるとの情報が速度ループへ与えられる訳で
ある。従って温度変化等でモータの負荷が変化し、ロッ
ク位相がずれたとしても１本発明によれば、必す七のず
れを”０″とし得る。念願な位相ずれに対しては、これ
を工第６図の位相サーボそのものの範囲であり５時間の
経過と共に変動するいわゆる直流ゲインに関する部分が
改良され、結果として直流ゲインを無限大にしたような
ＭＩｂ　ｆｙが期待できる。ｌＬお第９図テ１４８〜１
５０　ｋ＠ゲート手段である。

第１１図Ｉゴ本発明の具体的な実施列を示し５第６図に
示された回路を基本に変形されている。従って極力第６
図と同じ回路要素１ｃＧ工同じ番号を与えている点に留
意されたい。

本発明部分は第６図のモノマルチ１０６とフリップフロ
ップ１０８の間に可変遅延回路（第１１図の場合には残
留誤差補正カウンタ１４７が相半）が挿入されるので、
第１１図におけるモノマルチの時定数は第６図のそｌｔ
″ＬＫ比べて手分になされ℃おり、残りの手分の時間は
残留誤差補正カウンタが受持つ事になる。

ｖＴＩ（自身に初めて通電する巻合、未だサーボループ
が安定していないのでカウンタ１４７には幇に設計中心
値がプリセラ）３れるよう［１１成されている。即ち、
スイッチ２００は電源スィッチで。

スイッチ２００が操作されてからモノマルチ２０２で定
められた時間の後に自動補正ループが働く。そのためス
イッチ２００の出力とモノマルチ２０２の出力とがアン
ド回路２０４を介してＤ型フリップフロップ２０６　Ｋ
与えられている。一方、このＤ型フリップフロップ２０
６の出力は続いてＤ型フリップ７０ツブ２０８のデータ
端子に加えら才１ており、夫々の７リツプ７０ンブ２０
６．２０８のクロック端子にｔｚ　Ｐ　ＧＣ’パルスが
与えられている。フリップ７０ツブ２０６及び２０８の
出力を夫々ＦＸＩ、ＦＸ２と名付けると、出力ＦＸ１及
びＦＸ２は夫々Ｐ　Ｇ　Ｃ’パルスに同期づ−る事にな
る。この部分の様子は第校図の波形図から明らかになる
。

第１２図において、ＡはＰ　Ｇ　Ｃ’パルヌ、８はスイ
７　チ２００の出力、Ｃにモノマルチ２０２の出方、Ｄ
はアンド回路２０４の出方、Ｅ、　Ｆは夫々前記出力Ｆ
）Ｏ，ＦＸ２を示す。又フリップフロップ２０６の否定
出力即ちＦＸＩ信号がアンド回路２１０　ＫてＰ　Ｇ　
Ｃ”パルスをゲートしており、略モノマルチ２０２が立
上ルマで、即ちサーボの不安定区間＋ｘＰＧＣ’パルス
によって補止カウンタが、設計中心値の（１０００００
００）にプリセットロードされている。一方。

モノマルチ１０６の出力は２つのＤ型フリップフロップ
２１２及び２１４とカウンタ２１６により所定の時間ヲ
作っている。カウンタ２１６はフリップフロップ２１４
の出力、即ちＴＪＳＴ信号の立上りよりアンド回路２１
ｇで、※２クロックをストローブして数え５フリツプフ
ロツプ２１４をリセットする。又カウンタ２１６のキャ
リー出力のｌビット手前の時間を作るためにテコーダ２
２０が設けられ、又ｌビットあとの時１箱を作るために
モノマルチ２２２が設けら１書ている。

この様子は、第１３図の波形図で明らかＫなる。

即ち−ｊＨ３図Ａは）’　Ｇ　Ｃ’パノＩ−ヌ、Ｂはモ
ノマルチ１０６の出力、ＣはＴＪ　５Ｔ１Ｂ号、ＤはＴ
ＥＮＤ信号。

そしてＥはＴＮＸＴイｇ号を示す。ＴＪＳＴ、ＴＥＮＤ
及びＴＮＸＴの各信号は全℃※２クロックに同期してお
り、又Ｔ　Ｅ　Ｎ　１号、ＴＮＸＴ信号は夫々※２クロ
ックのｌクロッ２分の巾を示す。残留誤差がない時には
、誤差補正カウンタ１４７のＭ　Ｓ　Ｄは第１３図で示
すように※２りロックを数えて丁度パルスＴＪＳＴの中
心で立下り微分回路２２４を介してフリップフロップ１
０８　Ｙ　’）リカすることになる。

又、ｌＡ留誤差の検出は、位相検出カウンタの状態を見
る事処よって検出される。即ち、フリソゲフロッグ１０
８の立下り（リセット）タイミングにおけるカウンタ１
２０の内容を夫々Ｄ型フリッグ７０ッグ２２６　、　２
２８　ＶＣラッチする。フリソゲフロッグ２２６には１
３０以上、フリップフロップ２２８には１２６以下の場
−１ａ　［夫々デコータ−１５１より゛ｌ″レベルの出
力が出てラッテする様に＃Ｉ成されている。

カウンタ１２０の内容が１２７−１２９の場合には残留
誤差がないものとして誤差補正は行なわない。フリソゲ
フロッグ２２６の出力はカウンタ１４７のカウントクロ
ックを１つふやすことを意味し、フリップフロップ２２
８の出力はカウンタ１４７のカウントクロックを１つ減
ら′ｆ事を意味する。夫々の信号はアンドゲート２３０
及びナントゲート２３２に供給される。ナントゲート２
３２の出力はＴＪＳＩ！号と共にアンド回路２３４に供
給され、アンド回路２３４の出力はオア回路２３６．ア
ンド回路２３８を介して※２クロックをカウンタ１４７
　Ｋ与える。かくして。

誤差検出カウンタ１２０は常に設定中心に追い込まれる
禄にループが働き、その分だけ誤差補正カウンタ１４７
が設計中心よりずれる岳になる。

又５以上の説明では誤差補正カウンタ１４７の動作は設
計中１しより１ビツトずつ行なうようにしであるが、針
側開始時には残留１差が太きくずれている事もあり、そ
の場＠には、　ＦＸＪ、　−ＦＸ２で定義される時間に
１度に先ず検出カウンタ１２０での誤差分を補正カウン
タ１４７に与えれば追従を早くする事ができる。

【図面の簡単な説明】

第１図は従来方式のサーボ回路を示づ一概略ブロック図
、第２図は第１図の回路の動作波形図、第３図は一般的
なディジタル型誤差検出器の動作を説明するための波形
図、第４図は本発明の対象とする位相サーボの説明図、
第５及び６図は本発明の対象とするディジタルサーボ回
路のブロック図。第７図及び第８図はその動作波形図、第９図は本発明の
基本的構成を示すブロック因、第１０図はその動作説明
用波形図、第１］図は本発明の一実施例を示１ブロック
図、第１２図及び第１３図はその一部の動作説明用波形
図である。図で６６は速度ルーフ用ノくツファカウンタ、７０番ま
ＰＷ　Ｍ　’Ｊ　牛用７リソプフロツブー１２０に’！
、位相検出カウンタ、１４７は残留誤差補正用カウンタ
。特許出願人　ソニー株式会社代理メ　弁理士　永　１）武三部第１図第２図第３図第４図

Claims

【特許請求の範囲】

基準４８号とＭ制御信号との位相差関係を保持するカウ
ンタを備え、該カウンタの出力に従って上記被制御信号
の位相を上記基準信号に対して制御するように構成した
サーボ回路に於て、上記カウンタの内容からサーボ残留
誤差を検出し、この検出出力に＆すいて上記の基準信号
もしくは上記の被制御信号の伝送路中に挿入された可変
遅延手段の遅延量を制御するように構成されるサーボ残
留誤差補正手段を有するサーボ回路において、上記の可
変遅延手段の遅延量は、サーボ動作が安定されるまで固
定されることを特徴とするサーボ回路。