JPS648951B2

JPS648951B2 -

Info

Publication number: JPS648951B2
Application number: JP54171742A
Authority: JP
Inventors: Mitsutoshi Magai; Masaaki Sakai; Kenji Nakano; Tadahiko Nakamura
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1979-12-29
Filing date: 1979-12-29
Publication date: 1989-02-15
Also published as: JPS5696579A

Description

【発明の詳細な説明】本発明はデイジタル的に構成された垂直同期分
離回路に関するものである。

回転ヘツドを用いたヘリカルスキヤン式VTR
においては、周知のように、ドラム位相サーボ、
ドラム速度サーボ、キヤプスタン位相サーボ及び
キヤプスタン速度サーボという４つのサーボ系が
設けられている。従来、これらのサーボ回路は、
一般にアナログ制御方式が用いられているため、
IC化が難しく、また経時変化、温度特性等の問
題があつた。そこで、最近、デイジタル制御方式
によるサーボ回路の開発が進められ、一部で実施
化されつつある。

上記ドラム位相サーボ及びキヤプスタン位相サ
ーボにおいては、記録時にビデオ信号から抜き取
られた垂直同期信号を基準信号として用いるよう
にしている。即ち、ドラム位相サーボでは、垂直
同期信号と、ドラムに設けられたパルスジエネレ
ータから得られるパルスとを位相比較して誤差電
圧を得、キヤプスタン位相サーボでは、垂直同期
信号と、キヤプスタンに設けられた周波数発電機
から得られるパルスとを位相比較して誤差電圧を
得るようにしている。また、前述のデイジタルサ
ーボ回路では、基準発振器を設け、この基準発振
器で種々のクロツクパルス及び基準信号を作つ
て、各サーボ系を構成する所定の回路に供給する
ようにしている。この基準発振器は、サブキヤリ
ヤ周波数で駆動されると共に、記録時又は外部同
期再生時には、垂直同期信号でリセツトをかける
ようにしている。

しかしながら、上記垂直同期信号をビデオ信号
から抜き取るための従来の垂直同期分離回路は、
主として積分形のものが用いられていたため、コ
ンデンサを含んでおり、従つて、IC化が困難と
なつていた。さらに、コンデンサを含む時定数回
路の調整に手間を要していた。また、一部にデイ
ジタル型の垂直同期分離回路が用いられている
が、ノイズ対策が充分でなく、ノイズによる誤動
作を生じ易いものであつた。このノイズは垂直同
期分離回路の入力側にシユミツト回路を設けるこ
とで、或る程度軽減することができるが、巾の広
いノイズを除去することは困難であつた。即ち、
従来の垂直同期分離回路は、立上りパルス状の巾
の広いノイズを垂直同期信号と見間違えて検出し
てしまうという誤動作を生じ、また垂直同期信号
期間中に含まれるノイズによつて、検出される垂
直同期信号の位相が変動するという誤動作が生じ
ていた。

本発明は上記の問題を解決するためのものであ
り、特に、合成同期信号中に含まれるノイズを垂
直同期信号として検出することがないようすると
共に、垂直同期信号期間の中にノイズが頻発して
いる場合には、この期間に得られる垂直同期信号
は不正確であるとみなして検出することがないよ
うにする技術を提供するものである。

本発明の説明に先立ち、先ず、本発明を適用し
得るデイジタルサーボ回路の実施例の概略を第１
〜３図と共に説明する。なお、このサーボ回路が
適用されるヘリカルスキヤン式VTRの形式は特
に問わないが、ここでは２回転ヘツド180゜オメガ
巻きタイプの場合について述べる。

第１図は回転ドラム及びキヤプスタンの回転位
相及び回転速度を制御する誤差信号を得るための
回路を示し、第２図は上記誤差信号を受けて制御
されるモータ駆動部分の回路を示す。このサーボ
回路では、ドラム及びキヤプスタンの位相及び速
度を検出するために、従来と同様に、ドラムに
PG（パルスジエネレータ）が設けられると共にキ
ヤプスタンにFG（周波数発電機）が設けられる。

第２図及び第３図に示すように、Ａヘツド及び
Ｂヘツドが取付けられたドラム１の底面には、６
個の磁石２が配され、その内側に１個の磁石３が
磁石２に対して所定の角度間隔を以つて配されて
いる。また、磁石２の回転円周上に近接して２個
のヘツド４，５が30゜〜40゜の間隔を以つて配さ
れ、磁石３の回転円周上に近接してヘツド６が配
されている。そして、これらの磁石２，３及びヘ
ツド４，５によつて、上記PGが構成される。

上記構成によれば、ドラム１が回転するときに
ヘツド４，５から得られる略180HzのパルスSPG_A
信号とSPG_B信号との間隔は、ドラム１の速度を
表わすものとなる。また、ヘツド６から得られる
略30HzのパルスPPG信号は、ドラム１の位相を
表すものとなる。

テープ７を走行させるためのキヤプスタン８の
軸には、周面に所定周期の着磁が成された円板９
が設けられ、この円板９に近接してヘツド１０，
１１が配されている。そして、これらの円板９及
びヘツド１０，１１によつて、上記FGが構成さ
れる。

上記構成によれば、ヘツド１０，１１から得ら
れる360Hz又は450HzのパルスFG_A信号とFG_B信号
との間隔は、キヤプスタン８の速度を表わすもの
となる。また、テープ７のコントロールトラツク
に記録されたCTL信号は、CTLヘツド１２で検
出される。このCTL信号は、再生時のキヤプス
タン位相サーボに用いられる。

第１図の回路は、点線で囲まれるデイジタル部
と他の部分のアナログ部とに分けられるが、両者
共、LSIの同一チツプ上に形成される。この回路
は、基本的には、第２図の各ヘツドから得られる
SPG_A、SPG_B、FG_A、FG_B、CTL等のパルスを受
けて、これらのパルス間隔中に加えられるクロツ
クをカウンタで計数し、この計数値によりPWM
回路（パルス巾変調回路）の出力デユーテイ比を
制御し、このPWM出力を誤差電圧としてLSIの
外に出すような構成となつている。このために、
基準発振器１５が設けられ、この基準発振器１５
で種々の周波数の上記クロツクを作つて、各カウ
ンタに供給するようにしている。この基準発振器
１５は、上記クロツクの外に、所要の基準パルス
を作つており、記録時又は外部同期再生時には、
ビデオ信号のバーストから得られるサブキヤリア
信号SCをクロツクとして駆動され、外部同期モ
ード以外の再生時には自走発振する。

ドラム速度サーボ系においては、フリツプフロ
ツプ１６をSPG_A信号により可変遅延回路１７を
通じてセツトすると共に、SPG_B信号でリセツト
する。従つてこのフリツプフロツプ１６の出力パ
ルス巾はドラムの速度に応じたものとなり、この
パルス巾でDSカウンタ（ドラムスピードカウン
タ）１８を動作させて、クロツクを計数する。こ
の計数値によりPWM回路１９の出力デユーテイ
比が制御されることによつて、ドラム位相サーボ
用の誤差電圧DSPWM信号がバツフアアンプ２
０を通じて得られる。なお、可変遅延回路１７は
周波数調整電圧E_C1が加えられて、SPG_A信号の周
波数を調整する。

ドラム位相サーボ系においては、フリツプフロ
ツプ２１をPPG信号により可変遅延回路２２を
通じてセツトすると共に、基準発振器１５から得
られる30Hzの基準信号SP₁でリセツトする。従つ
て、このフリツプフロツプ２１の出力パルス巾は
ドラムの位相を表わすものとなり、このパルス巾
でDPカウンタ（ドラム位相カウンタ）２３を動
作させて、クロツクを計数する。この計数値によ
りPWM回路２４の出力デユーテイ比が制御され
ることによつて、ドラム位相制御用の誤差電圧
DPPWM信号がスイツチ回路２５の接点ａ及び
バツフアアンプ２０を通じて得られる。なお、可
変遅延回路２２は調整電圧E_C2が加えられて、
PPG信号の位相を調整する。また、スイツチ回
路２５はスペシヤルモード（スローモーシヨン、
スチル、サーチモード等）時には、接点ｂ側に切
換えられる。この切換えはシユミツト回路２６を
通じて加えられる切換え信号SSにより行われる。
このスペシヤルモードでは、再生ビデオ信号の水
平同期信号PBHが正規の時間間隔で再生される
ように、H.AFCPWM回路２７からDPPWM信
号を得るようにしている。このために、このH.
AFCPWM回路２７には、PWM回路２４の出力
の一部が加えられると共に、PBHD信号がシユ
ミツト回路２６を通じて加えられる。なお、第１
図の２６で示す全てのシユミツト回路は、ノイズ
対策のために設けられるものである。

PPG信号はヘツドＡ，Ｂのスイツチング信号
SWを作るためにも用いられる。このために
SPG_A信号とPPG信号とがPG抜き取り回路２８
に加えられる。この回路２８では、PPG信号の
間隔の略中央位置が検出され、この検出位置が可
変遅延回路２９で調整電圧E_C3により調整された
後、スイツチングパルス発振器３０に加えられ
る。この発振器３０には、別にPPG信号が加え
られており、このPPG信号と上記検出位置とに
基づいて、所定のスイツチング信号SWが得られ
る。この信号SWは垂直発振器４９にも加えら
れ、この垂直発振器４９から、ノーマルモード時
の信号系を制御する垂直ブランキングパルス
VBLK信号及びスペシヤルモード時の擬似垂直
同期信号VD′が得られる。

キヤプスタン速度サーボ系においては、フリツ
プフロツプ３１をFG_A信号でセツトし、FG_B信号
でリセツトする。従つて、このフリツプフロツプ
３１の出力パルス巾はキヤプスタンの速度に応じ
たものとなり、このパルス巾でCSカウンタ（キ
ヤプスタンスピードカウンタ）３２を動作させて
クロツクを計数する。この計数値でPWM回路３
３の出力デユーテイ比を制御することによつて、
キヤプスタン速度制御用の誤差信号CSPWMが得
られる。CSカウンタ３２に加えられるクロツク
の周波数は、スイツチ回路３４によつて、キヤプ
スタンの設定速度に応じて２通りに切換えられ
る。キヤプスタンの速度は、例えば１時間記録再
生と２時間記録再生とで異なる。この速度設定信
号SHがフリツプフロツプ等から成る速度設定回
路３５を介してスイツチ回路３４に加えられるこ
とによつて、クロツク周波数が切換えられる。

キヤプスタン位相サーボ系においては、記録時
には、FG_B信号を分周カウンタ３６によつて略30
Hzに分周した信号がスイツチ回路３７のREC.
ASS接点を介してフリツプフロツプ３８をリセ
ツトする。また、基準発振器１５から得られる30
Hzの信号SP₂が、スイツチ回路３７のREC接点を
介して上記フリツプフロツプ３８をセツトする。
なお、上記信号SP₂はバツフアアンプ２０を通じ
てREC.CTL信号としてテープのコントロールト
ラツクに記録される。上記フリツプフロツプ３８
の出力パルス巾はキヤプスタンの位相を表わすも
のとなり、このパルス巾でCPカウンタ（キヤプ
スタン位相カウンタ）３９が動作されてクロツク
が計数される。この計数値でPWM回路４０の出
力デユーテイ比が制御されることによつて、キヤ
プスタン位相制御用の誤差電圧CPPWM信号が
得られる。

再生時には、上記SP₂信号が可変遅延回路４１
及びスイツチ回路３７のPB.ASS接点を介してフ
リツプフロツプ３８をセツトすると共に、PB.
CTL信号がPB接点を介してフリツプフロツプ３
８をリセツトすることによつて、CPPWM信号
が得られる。可変遅延回路４１は調整電圧E_C4が
加えられることによつて、信号SP₂によるサーボ
基準位置を調整する。スイツチ回路３７は、記録
モード設定信号REC又は後述するアセンブル編
集モード設定信号ASSがゲート４２を介して加
えられることによつて、切換えられる。

FG_A、FG_B信号は逓倍回路４３で４倍の周波数
に逓倍されてPWM回路４４及びキヤプスタン速
度検出回路４５に加えられるので、これらの回路
から信号CSPWM（スペシヤル）及び信号CSが得
られる。信号CSPWM（スペシヤル）はスペシヤ
ルモード時におけるキヤプスタン速度検出信号と
なり、信号CSはキヤプスタン速度の倍率を表わ
すものとなる。

アセンブル編集時においては、テープが編集点
に達したときスイツチ回路３７の下側接点がPB
からREC.ASS側に切換わる。またこのとき分周
カウンタ３６がPB.CTL信号でリセツトされるこ
とによつて、CTL信号及びビデオトラツクの接
ぎ目の移行がスムーズに行われる。

基準発振器１５の出力を入力ビデオ信号の偶数
フイールド及び奇数フイールドで同期させる必要
がある場合は、この基準発振器１５はフレーム検
出回路４７からのフレームパルスでリセツトされ
る。このフレーム検出回路４７は、入力ビデオ信
号の同期信号REC.SYNC信号から垂直同期分離
回路４８で抜き取られた垂直同期信号VDに基づ
いて上記フレームパルスを作り、ON・OFF信号
によつて必要なときに動作される。

以上のようにして得られる各誤差電圧は、第２
図の各回路に加えられる。DSPWM信号と
DPPWM信号は積分回路５０，５１でそれぞれ
直流電圧となり、加算器５２で加算される。この
加算出力がモータドライブアンプ５３を通じてド
ラムモータ５４に加えられることによつて、この
モータ５４の位相及び速度が制御される。
CSPWM信号とCPPWM信号は積分回路５５，
５６でそれぞれ直流電圧となり、加算器５７で加
算される。この加算出力がスイツチ回路５８の接
点ａからモータドライブアンプ５９を通じてキヤ
プスタンモータ６０に加えられることによつて、
このモータ６０の位相及び速度が制御される。

スペシヤルモード時には、スイツチ回路５８が
信号SSによつてｂ接点側に切換えられる。また、
CSPWM（スペシヤル）信号が制御回路６１で速
度指定信号SCMと比較され、この比較出力が積
分回路６２、スイツチ回路５８及びアンプ５９を
通じてモータ６０に加えられることによつて、こ
のモータ６０が指定された速度で回転する。

次に、本発明による垂直同期分離回路の実施例
を第４図について説明する。なお、本実施例は第
１図における垂直同期分離回路４８を適用するこ
とのできるものである。

第４図の回路は、入力端子６３、出力端子６
４、シユミツト回路６５、フリツプフロツプ６
６、32進カウンタ６７、４進カウンタ６８、アン
ド回路６０，７０，７１、インバータ７２，７
３，７４、オア回路７５、クロツク入力端子７６
などによつて、図示のように構成されている。こ
の回路のａ〜ｉ点の各出力波形は第５図に示され
ている。入力端子６３（ａ点）には、合成同期信
号SYNCが加えられ、出力端子６４（ｉ点）に
は、垂直同期信号VDが得られる。この信号
SYNCには、垂直同期信号HD、等化パルスEQ，
EQ′、垂直同期信号VD₀等が含まれている。垂直
同期信号VDは垂直同期信号VD₀の期間の所定位
置を示すパルスとして出力される。本実施例は、
信号SYNCの「０」（低レベル）になつた位置か
ら垂直同期信号及びノイズ検出用のウインド信号
を作り、このウインド期間中に信号SYNCが
「１」（高レベル）になつたか否かを検出して、
「１」にならない期間が例えば４期間連続したと
きに、その期間を信号VD₀と見なすようにしたも
のである。

次に、第４図の動作を第５図と共に説明する。

ａ点に加えられた信号SYNCは、シユミツト回
路６５を通じてアンド回路７０及びフリツプフロ
ツプ６６に加えられる。第５図のt₁時点で、信号
SYNCのHDの立下りでフリツプフロツプ６６が
セツトされると、そのＱ出力（ｂ点）が「１」と
なるから、アンド回路７１が開かれる。従つて、
端子７６に加えられたクロツクパルスが、このア
ンド回路７１を通じてカウンタ６７に加えられて
計数される。なお、このクロツクパルスは、例え
ば第１図の基準発振器１５から得られるもので、
周波数は例えば1MHzである。カウンタ６７の３
ビツト目の出力（ｃ点）と４ビツト目の出力（ｄ
点）とは、インバータ７３，７２によつてそれぞ
れ反転されて、アンド回路６９に加えられる。こ
のアンド回路６９の出力（ｆ点）はオア回路７５
を通じてインバータ７４で反転され、この反転出
力（点）がアンド回路７０に加えられる。上記
ｇ点の出力は前記ウインド信号となるが、次の信
号HD又は等化パルスEQまで信号SYNCにノイ
ズがない場合、即ち、信号SYNCが次の信号HD
又は等化パルスEQまで「１」を保持する場合は、
ウインドは開かれず「０」を保持する。即ち、カ
ウンタ６７が３ビツトを計数することにより、ｃ
点の出力が立上つてインバータ７３の出力が立下
ると、ｆ点の出力が立下る。この立下りは点で
立上りとなり、この立上りが信号SYNCの「１」
と共にアンド回路７０に加えられると、ｈ点の出
力が立上る。この立上りがフリツプフロツプ６６
をリセツトするため、ｂ点の出力が「０」となつ
てクロツクパルスを遮断する。この結果、ウイン
ド信号は次の信号HD又は等化パルスEQまで
「０」を保持する。上記リセツトは信号HD，EQ
毎に行われ、t₂時点まで行われる。

次に、t₂時点で、信号SYNCは信号VD₀により
立下り「０」となる。これによつて、フリツプフ
ロツプ６６がセツトされてカウンタ６７が計数を
開始する。この場合は、信号SYNCが「０」とな
つているため、アンド回路７０が開かれず、従つ
て、カウンタ６７は計数を続けるから、３、４、
５ビツト目の出力が順次に現われる。この結果、
ウインド信号に「１」のウインド期間が生じる。
この場合、各ウインド期間の間の「０」の期間は
信号EQ′をマスクして、この信号EQ′の「１」で
フリツプフロツプ６６がリセツトされないように
成される。このウインド信号の立下りがカウンタ
６８で４個計数されることによつて、このカウン
タ６８から出力端子６４（ｉ点）に垂直同期信号
VDが得られる。即ち、４つのウインド期間にお
いて、信号SYNCが「０」となつていたことによ
つて、この期間を信号VD₀の期間であると見な
し、信号VDが取り出される。信号VD₀の終了後
の期間は、前記t₁〜t₂時点と同様の動作が成され
る。

また、例えばt₁〜t₂時点において、信号SYNC
に点線で示すような「０」に立下るノイズＮがあ
つた場合は、信号HD，EQの場合と同様の動作
が行われて、フリツプフロツプ６６がリセツトさ
れるので、ウインドは開かれない。また、このノ
イズの巾が広い範囲にわたつて「０」となつた場
合は、ウインドが開かれるが、この期間が上述し
た４つのウインド期間の長さより短ければ、この
期間は信号VD₀とは見なされないので、信号VD
が誤つて出力されることはない。また、信号VD₀
の期間にノイズが発生した場合は、信号VDが抜
けることがあるが、この対策としては、出力端子
６４の後段に信号VDで駆動される自走形の垂直
同期発振器を設ければよい。

なお、上記実施例におけるアンド回路７０、フ
リツプフロツプ６６、アンド回路７１及び32進カ
ウンタ６７で構成される回路は、信号SYNCの２
値レベルを検出するためのレベル検出回路を構成
している。即ち、信号HDが入力された場合は、
アンド回路７０において、第５図のウインド信号
ｇによつて信号HDの立上り時点の「１」レベル
が検出され、アンド回路７０からは第５図のリセ
ツト信号ｈが出力されるので、アンド回路７１の
出力クロツク数は４クロツクのみとなる。従つ
て、カウンタ６７の５ビツト目の出力が４進カウ
ンタ６８に供給されることはない。また、信号
VD₀が入力された場合は、ウインド信号の期間
に信号SYNCのレベルは「０」レベルであるの
で、アンド回路７０の出力は「０」レベルで一定
となり、リセツト信号ｈは出力されず、このた
め、アンド回路７１からは４クロツク以上の連続
したクロツクが出力される。従つて、カウンタ６
７の５ビツト目の出力が４進カウンタ６８に供給
される。上述の通りであるから、アンド回路７
０、フリツプフロツプ６６、アンド回路７１及び
32進カウンタ６７で構成される回路は、ウインド
信号によつて信号SYNCの２値レベルを検出
し、その結果を32進カウンタ６７から５ビツト目
の出力として４進カウンタ６８に出力するレベル
検出回路として機能する。

また、上記実施例における32進カウンタ６７、
インバータ７２，７３，７４、アンド回路６９及
びオア回路７５で構成される回路は、合成同期信
号の立下りのタイミングに基づいて、この立上り
毎に、合成同期信号SYNCの周期の1/2以下の最
大パルス巾を有するウインド信号を形成するため
のウインド信号形成回路を構成している。従つ
て、32進カウンタ６７は、前記レベル検出回路と
このウインド信号形成回路とに兼用されている。

本発明は、合成同期信号の立上り又は立下り位
置（例えばt₁，t₂時点）から所定期間に所定レベ
ル（例えば「１」のレベル）を保持するウインド
期間を持つウインド信号を作り、上記ウインド期
間における上記合成同期信号のレベルが例えばＬ
レベルで一定であることを検出し、上記ウインド
期間の上記合成同期信号レベルが例えばＬレベル
で一定であることを複数回検出した場合に出力
（例えば信号VD）を得るようにしたものである。

従つて、本発明によれば、垂直同期分離回路を
例えば第４図のようなコンデンサ等を含まない純
デイジタル回路で構成することができるので、
IC化が容易となる。また、合成同期信号中に含
まれる例えば立下りパルス状の巾の広いノイズに
対して特に有効であつて、ノイズが垂直同期信号
として検出されることがなくなる。また、垂直同
期信号期間中にノイズが頻発している場合には、
この期間の垂直同期信号は不正確であるとみなさ
れて検出されなくなり、正確な垂直同期信号のみ
が取り出されるから、誤動作の少ない精度の高い
垂直同期信号分離を行うことができる。

【図面の簡単な説明】

第１図は本発明を適用し得るVTRのデイジタ
ルサーボ回路の実施例を示す回路系統図、第２図
はVTRのモータ駆動部の回路系統図、第３図は
回転ドラムの底面図、第４図は本発明の実施例を
示す回路系統図、第５図は第４図のタイミングチ
ヤートである。なお、図面に用られている符号において、６６
……フリツプフロツプ、６７……32進カウンタ、
６８……４進カウンタ、６９〜７１……アンド回
路、７２〜７４……インバータ、７５……オア回
路である。

Claims

【特許請求の範囲】１合成同期信号の所定レベル遷移のタイミング
に基づいて、この遷移の期間毎に、上記合成同期
信号の周期の1/2以下の最大パルス幅を有するウ
インド信号を形成するウインド信号形成回路と、上記ウインド信号のパルス幅が上記最大パルス
幅に達するまで上記合成同期信号が所定のレベル
にないことを検出したとき、検出パルスを発生さ
せると共に、上記ウインド信号のパルス幅が上記
最大パルス幅に達する以前に上記合成同期信号が
上記所定レベルにあることを検出したとき、上記
ウインド信号のパルス幅が上記最大パルス幅に達
することができなくて上記検出パルスを発生させ
ないレベル検出回路と、上記検出パルスを計数するカウンタ回路とをそ
れぞれ具備し、上記カウンタ回路が所定の複数個の検出パルス
を計数したとき、このカウンタ回路からパルス信
号を出力するように構成し、このパルス信号を上
記合成同期信号中の垂直同期信号とするようにし
たことを特徴とする垂直同期分離回路。