JPS6040987Y2 - キヤプスタンサ−ボ回路 - Google Patents

Description

【考案の詳細な説明】 本考案はＶＴＲ等の記録再生装置に適用し得るキャプス
タンサーボ回路に関し、特に純デイジタル的に構威し得
る回路により複数の異る設定速度でのサーボ動作を可能
にしたものである。

回転ヘッドを用いたヘリカルスキャン式ＶＴＲにおいて
は、周知のようにドラム位相サーボ、ドラム速度サーボ
、キャプスタン位相サーボ及びキャプスタン速度サーボ
等の４つのサーボ系が設けられている。

従来これらのサーボ回路は一般にアナログ制御方式が用
いられているため、ＩＣ化が難しくまた経時変化、温度
特性等の問題があった。

そこで、最近テイジタル制御方式によるサーボ回路の開
発が進められ、一部で実施化されつつある。

而して、斯種ＶＴＲで、テープ速度、即ちキャプスタン
速度を種々の速度に設定して複数の記録・再生時間を得
るようにしたものが知られている。

このようなＶＴＲでは例えば１時間の記録・再生を標準
モードとし、２時間の記録・再生を行う場合は、キャプ
スタン速度を標準モード時の１！２倍に設定するように
している。

キャプスタン速度サーボ回路をディジタル回路で構成す
る場合は、キャプスタンに設けられた周波数発電機から
得られるパルス間隔を速度情報として用いる。

このパルス間隔に供給されるクロックをカウンタで計算
し、この計算値に応じてパルス巾変調回路の出力デユー
ティ比を制御することにより誤差電圧を得るように威さ
れる。

従って、キャプスタンの設定速度を変更すると、周波数
発電機の出力パルスの間隔も変化する。

例えば標準モードから１７２倍速に変更すれば間隔は２
倍となり、従って、カウンタの計数値は標準モード時の
２倍の値となり、誤差電圧も２倍となって、目標速度に
制御することができなくなる。

この対策として、カウンタのビット数を変更することが
考えられる。

即ち、１１２倍速の時にカウンタのビット数を１つ増加
して、カウント値を標準モード時と同じにする方法であ
る。

しかしながらこの方法は、パルス巾変調回路のカウンタ
への接続も変更しなければならず回路が複雑となる。

また、２種類以上の多くの速度を選べるようにするには
、力°ウンタの段数を多く必要とする。

さらにｌ／２倍速、２倍速等２の倍数以外の速度の変更
が困難となる等の問題がある。

本考案は上記の問題を解決するためのもので、以下本考
案の第１の実施例を含むディジタルサーボ回路の実施例
の概略を第１〜３図と共に説明する。

尚、このサーボ回路が適用されるヘリカルスキャン式Ｖ
ＴＲの形式は特に問わないが、ここでは回転２ヘッド１
８００オメガ巻きタイプの場合について述べる。

第１図は回転ドラム及びキャプスタンの回転位相及び回
転速度を制御する誤差信号を作る回路を示し、第２図は
上記誤差信号を受けて制御されるモータ駆動部分の回路
を示す。

このサーボ回路ではドラム及びキャプスタンの位相及び
速度を検出するために、従来と同様にドラムにＰＧ （
パルスジェネレータ）が設けられると共にキャプスタン
にＦＧ （周波数発電機）が設けられる。

第２図及び第３図に示すように、Ａヘッド及びＢヘッド
が取付けられたドラム１の底面には６個の磁石２が配さ
れ、その内側に１個の磁石３が磁石２に対して所定の角
度間隔を以って配されている。

また磁石２の回転円周上に近接して２個のヘッド４，５
が３００〜４０°の間隔を以って配され、磁石３の回転
円周上に近接してヘッド６が配されている。

これらの磁石２，３及びヘッド４，５により上記ＰＧが
構成される。

上記構成によれば、トラム１が回転するときヘッド４，
５から得られる略１８０ Ｈｚのパルス５ＰＧＡ信号と
５ＰＧＢ信号との間隔はドラム１の速度を表わすものと
なる。

また、ヘッド６から得られる略３０ＨｚのパルスＰＰＧ
信号ハトラム１の位相を表わすものとなる。

テープ７を走行させるためのキャプスタン８の軸には、
周面に所定周期の着磁が威された円板９が設けられ、こ
の円板９に近接してヘッド１０゜１１が配されている。

これらの円板９及びヘッド１０．１１により上記ＦＧが
構成される。

この構成によれば、ヘッド１０．１１から得られる３６
０Ｈｚ又は４５０ＨｚのパルスＦＧＡ信号とＦＧＢ信号
との間隔はキャプスタン８の速度を表わすものとなる。

また、テープ７のコントロールトラックに記録されたＣ
ＴＬ信号はＣＴＬヘッド１２で検出される。

このＣＴＬ信号は再生時のキャプスタン位相サーボに用
いられる。

第１図の回路は、点線で囲まれるディジタル部と他の部
分のアナログ部とに分けられるが、両者共、１．Ｓｔの
同一チップ上に形成される。

この回路は基本的には、第２図の各ヘッドから得られる
５ＰＧＡ１ＳＰＧＢＸＦＧＡ１ＦＧＢ１ＣＴＬ等のパル
スを受けて、これらのパルス間隔に加えられるクロック
をカウンタで計数し、この計数値によりＰＷＭ回路（パ
ルス巾変調回路）出力デユーティ比を制御し、このＰＷ
Ｍ出力を誤差電圧としてＬＳＩの外に出すような構成と
なっている。

このために基準発振器１５が設けられ、この基準発振器
１５て種種の周波数の上記クロックを作って各カウンタ
に供給するようにしている。

この基準発振器１５は、上記クロックの外に所要の基準
パルスも作っており、記録時又は外部同期再生時にはビ
デオ信号のバーストから得られるサブキャリア信号ＳＧ
をクロックとして駆動され、外部同期モード以外の再生
時には自走発振する。

またアセンブル編集時には、再生モード時に外部ビデオ
信号の垂直同期信号でリセットされる。

ドラム速度サーボ系においては、フリップフロップ１６
を５ＰＧＡ信号により可変遅延回路１７を通じてセット
すると共に５ＰＧＢ信号でリセットする。

従ってこのフリップフロップ１６の出力パルス巾はドラ
ムの速度に応じたものとなり、このパルス巾でＤＳカウ
ンタ（ドラムスピードカウンタ）１８を動作させてクロ
ックを計数する。

この計数値によりＰＷＭ回路１９の出力デユーティ比が
制御されることにより、ドラム位相サーボ用の誤差電圧
ＤＳＰＷＭ信号がバッファアンプ２０を通じて得られる
。

尚、可変遅延回路１７は周波数調整電圧Ｅｃ１が加えら
れて５ＰＧＡ信号の周波数を調整する。

ドラム位相サーボ系においては、フリップフロップ２１
をＰＰＧ信号により可変遅延回路２２を通じてセットす
ると共に基準発振器１５から得られる３０）（ｚの基準
信号ＳＰ□でリセットする。

従ってこのフリップフロップ２１の出力パルス巾はドラ
ムの位相を表わすものとなり、このパルス巾でＤＰカウ
ンタ（ドラム位相カウンタ）２３を動作させてクロック
を計数する。

この計数値によりＰＷＭ回路２４の出力デユーティ比が
制御されることにより、ドラム位相制御用の誤差電圧Ｅ
Ｄ ＰＰＷ Ｍ信号がスイッチ回路２５の接点ａ及びバ
ッファアンプ２０を通じて得られる。

尚、可変遅延回路２２は調整電圧ＢＣ２が加えられるこ
とによりＰＰＧ信号の位相を調整する。

また、スイッチ回路２５はスペシャルモード（スローモ
ーション、スチル、サーチモード等）時には接点す側に
切換えられる。

この切換えはシュミット回路２６を通じて加えられる切
換え信号ＳＳにより行われる。

このスペシャルモードでは、再生ビデオ信号の水平同期
信号ＰＢＨが正規の時間間隔で再生されるようにＨ０Ａ
ＦＣＰＷＭ回路２７からＤＰＰＷＭ信号を得るようにし
ている。

このためにこのＨ，ＡＦＣＰＷＭ回路２７にはＰＷＭ回
路２４の出力の一部が加えられると共にＰＢＨＤ信号が
シュミット回路２６を通じて加えられる。

尚、第１図の２６で示す全てのシュミット回路はノイズ
対策のために設けられるものである。

ＰＰＧ信号はヘッドＡＸＢのスイッチング信号ＳＷを作
るためにも用いられる。

このために５ＰＧＡ信号とＰＰＧ信号とがＰＣ抜き取り
回路２８に加えられる。

この回路２８ではＰＰＧ信号の間隔の略中央位置が検出
され、この検出位置が可変遅延回路２９で調整型、ＥＥ
ＥＣ３により調整された後、スイッチングパルス発振器
３０に加えられる。

この発振器３０には別にＰＰＧ信号が加えられており、
このＰＰＧ信号と上記検出位置とに基いて所定のスイッ
チング信号ＳＷが得られる。

この信号ＳＷは垂直発振器４９にも加えられ、この垂直
発振器４９より、ノーマルモード時の信号系を制御する
垂直ブランキングパルスＶＢＬＫ信号及びスペシャルモ
ード時の擬似垂直同期信号ＶＤ’が得られる。

キャプスタン速度サーボ系においては、フリップフロッ
プ３１をＦＧＡ信号でセットし、ＦＧＢ信号でリセット
する。

従ってこのフリップフロップ３１の出力パルス巾はキャ
プスタンの速度に応じたものとなり、このパルス巾でＣ
Ｓカウンタ（キャプスタンスピードカウンタ）３２を動
作させてクロックを計数する。

この計数値でＰＷＭ回路３３の出力デユーティ比を制御
することにより、キャプスタン速度制御用の誤差信号Ｃ
３ＰＷＭが得られる。

ＣＳカウンタ３２に加えられるクロック周波数はスイッ
チ回路３４により、キャプスタンの設定速度に応じて２
通りに切換えられる。

キャプスタンの速度は、例えば１時間記録・再生と２時
間記録・再生とで異る。

この速度設定信号ＳＨがフリップフロップ等から成る速
度設定回路３５を介してスイッチ回路３４に加えられる
ことにより、クロック周波数が切換えられる。

キャプスタン位相サーボ系においては、記録時には、Ｆ
ＧＢ信号を分周カウンタ３６によって略３０Ｈｚに分周
した信号がスイッチ回路３７のＲＥＣ・ＡＳＳ接点を介
してフリップフロップ３８をリセットする。

また基準発振器１５から得られる３０Ｈｚの信号ＳＰ２
がスイッチ回路３７のＲＥＣ接点を介して上記フリップ
フロップ３８をセットする。

尚、上記信号ＳＰ２はバッファアンプ２０を通じてＲＦ
Ｃ・ＣＴＬ信号としてテープのコントロールトラックに
記録される。

上記フリップフロップ３８の出力パルス巾はキャプスタ
ンの位相を表わすものとなり、このパルス巾でＣＰカウ
ンタ（キャプスタン位相カウンタ）３９が動作されてク
ロックが計数される。

この計数値でＰＷＭ回路４０の出力デユーティ比が制御
されることにより、キャプスタン位相制御用の誤差電圧
ＣＰＰＷＭ信号が得られる。

再生時には、上記ＳＰ２信号が可変遅延回路４１及びス
イッチ３４のＰＢ、ＡＳＳ接点を介してフリップフロッ
プ３８をセットすると共に、ＰＢ、ＣＴし古畳がＰＢ接
点を介してフリップフロップ３８をリセットすることに
よって、ＣＰＰＷ Ｍ信号が得られる。

可変遅延回路４１は調整電圧ＢＣ１が加えられることに
より、信号ＳＰ２によるサーボ基準位置を調整する。

スイッチ回路３７は、記録モード設定信号ＲＦＣ又は後
述するアセンブル編集モード設定信号ＡＳＳがゲート４
２を介して加えられることにより切換えられる。

ＦＧＡ１ＦＧ８信号は逓倍回路４３で４倍の周波数に逓
倍されてＰＷＭ回路４４及びキャプスタン速度検出回路
４５に加えられ、これらの回路より信号Ｃ３ＰＷＭ （
スペシャル）及び信号Ｃ３を得る。

信号ｃｓＰＷＭ（スペシャル）は、スペシャルモード時
におけるキャプスタン速度検出信号となり、信号Ｃ３は
キャプスタン速度の倍率を表わすものとなる。

アセンブル編集時においては、テープが編集点に達した
ときスイッチ回路３７の下側接点がＰＢからＲＥＣ−Ａ
ＳＳ側に切換わる。

またこのとき分周カウンタ３６がＰＢ、ＣＴＬ信号でリ
セットされることにより、ＣＴＬ信号及びビデオトラッ
クの接ぎ目の移行がスムースに行われる。

基準発振器１５の出力を入力ビデオ信号の偶数フィール
ド及び奇数フィールドで同期させる必要がある場合は、
この基準発振器１５はフレーム検出回路４７からのフレ
ームパレスでリセットされる。

このフレーム検出回路４７は、入力ビデオ信号の同期信
号ＲＦＣ０ＳＹＮＣ信号から垂直同期分離回路４８で抜
き取られた垂直同期信号ＶＤに基いて上記フレームパレ
スを作り、０Ｎ−ＯＦＦ信号によって必要なときに動作
される。

以上のようにして得られる各誤差電圧は第２図の各回路
に加えられる。

ＤＳＰＷＭ信号とＤＰＰＷＭ信号は積分回路５０．５１
で夫々直流電圧となり加算器５２で加算される。

この加算出力がモータドライブアンプ５３を通じてドラ
ムモータ５４に加えられることにより、このモータ５４
の位相及び速度が制御される。

Ｃ３ＰＷＭ信号とＣＰＰＷＭ信号は積分回路５５．５６
で夫々直流電圧となり加算器５７で加算される。

この加算出力がスイッチ回路５８の接点ａからモータド
ライブアンプ５９を通じてキャプスタンモータ６０に加
えられることにより、このモータ６０の位相及び速度が
制御される。

スペシャルモード時には、スイッチ回路５８が信号ＳＳ
によりｂ接点側に切換えられる。

またＣ３ＰＷＭスペシャル信号が制御回路６１で速度指
定信号ＳＣＭと比較され、この比較出力が積分回路６２
、スイッチ回路５８及びアンプ５９を通じてモータ６０
に加えられることにより、このモータ６０が指定された
速度で回転する。

以上述べた実施例においては、前述した問題を解決する
ために、キャプスタンの設定速度に応じて、スイッチ回
路３４を切換えることにより、ＣＳカウンタ３２に供給
されるクロック周波数を変更するようにしている。

この場合、例えば１倍速モード（標準モード）のクロッ
ク周波数をｆｌとしたとき、１７２倍速時のクロック周
波数はｉ／ｆｆ、に変更される。

キャプスタンの速度を２種類以上に設定する場合はスイ
ッチ回路３４の接点を増やして各接点に設定速度に応じ
た周波数のクロックを基準発振器１５から供給するよう
に威せばよい。

次に、３種類、例えば１倍速、１７２倍速及び１７３倍
速の速度を設定し得るようにした場合の本考案の第２の
実施例について第４図と共に説明する。

尚、第４図は第１図のキャプスタンサーボ系に本考案を
付加したもので、第１図と対応する部分には同一符号を
付しである。

第１図の回路では、２種類のキャプスタン速度を設定す
るために、フリップフロップ等で構成される速度設定回
路３５を速度設定信号ＳＨで駆動して速度切換を行うよ
うにしている。

この回路で３種類の速度を設定できるようにするには、
速度設定回路３５の構成を変更すると共に、新たに追加
された速度即ち１７３倍速を設定するための速度設定信
号ＳＨ’を供給する端子を必要とする。

このためにはＬＳＩに外付は端子ピンを追加しなければ
ならない。

また、キャプスタン位相サーボ回路においては、前述し
たように、再生時にはフリップフロップ３８において３
０Ｈｚの基準信号ＳＰ２とＰＢ、ＣＴＬ信号とが位相比
較され、記録時にはＳＰ２信号とＦＧＢ信号を分周カウ
ンタ３６で３０Ｈｚに分周した信号とが位相比較される
。

従って、分局カウンタ３６は設定速度に拘らず常に３０
Ｈｚのパルスを出力する必要がある。

従って、分周カウンタ３６を単一のカウンタで構成した
場合は、設定速度に応じて分局比を変更する必要があり
、このためには分周比切換え専用の端子ピンをＬＳＩに
外付けしなければならない。

本実施例は上記の問題を解決するためのもので、分周カ
ウンタ３６にマスクカウンタを用いることによって、外
部から速度切換え及び分周比切換えを行うことなく、設
定速度に応じたサーボ動作を行わせることができるもの
である。

第４図において、分周カウンタ３６はｌ／２カウンタ６
３．１／６カウンタ６４、マスクカウンタ６５、アンド
回路６６及びスイッチ回路６７で構成されている。

スイッチ回路６７は速度設定回路３５の信号に基いて、
１倍速記録時に接点ａ側に閉ざされ、１／２及び１７３
倍速記録時に接点す側に閉ざされる。

今、ＦＧＢ信号の周波数を３６０Ｈｚとすると、１倍速
記録時には、３６０ＨｚのＦＧ８信号はカウンタ６３，
６４でｌ１１２に分周されることにより３０Ｈｚの信号
となってスイッチ回路３７のＲＥＣ０ＡＳＳ接点に出力
される。

ｌ／２又は１７３倍速時には、ＦＧＢ信号は１８０Ｈｚ
又は１２０Ｈｚとなり、従って、１／２カウンタ６３よ
り第５図に示す９０Ｈｚ又は６０Ｈｚのパルスが得られ
、このパルスがマスクカウンタ６５とアンド回路６６に
加えられる。

マスクカウンタ６５は９０Ｈｚ又は６０Ｈｚのパルスで
トリガされると、９０Ｈｚパルスの２周期より長く且つ
６０Ｈｚパルスの２周期より短い期間にクロックを計数
し、この計数期間の出力を低レベルに保持する。

これによってアンド回路６６より３０Ｈｚのパルスを得
ることができる。

以上によれば、３種類の速度設定を行う場合に外部から
分局比を切換えることなく分周カウンタ３６より常に３
０Ｈｚのパルスを得ることができる。

尚、アセンブル編集時には、編集点で再生から記録に移
る際に、ＣＴＬ信号の移行がスムースに行われるように
、各カウンタ６３，６４，６５をＰＢ、ＣＴＬ信号でリ
セットするように戊されている。

キャプスタン速度サーボ回路においては、速度設定回路
３５によりスイッチ回路３４が切換えられてＣＳカウン
タ３２に供給されるクロックを切換えるが、この場合、
１７２倍速時と１７３倍速時とで一つのクロック周波数
が共用される。

ＦＧ８信号信号１培２ 比が２：３と小さい比であるので、クロック周波数を共
用しても動作点が若干ずれるだけで実質的に支障がない
。

従って、スイッチ回路３４は２つの接点を設けるだけで
よく、また速度設定信号ＳＨを１つの端子から加えるだ
けでよい。

以上述べたように本考案は、キャプスタンの設定速度に
応じてカウンタのクロック周波数を選択するようにした
ので、サーボ回路をディジタル構成する場合に、簡単な
回路で多種類の速度設定を行うことが可能となる。

【図面の簡単な説明】

第１図は本考案の第１の実施例を示す回路系統図、第２
図はＶＴＲのモータ駆動部の実施例を示す回路系統図、
第３図は回転ドラムの底面図、第４図は本考案の第２の
実施例を示す回路系統図、第５図は第４図のタイムチャ
ートである。 なお図面に用いられている符号において、１５・・・・
・・基準発振器、３１・・・・・・フリップフロップ、
３２・・・・・・ＣＳカウンタ、３４・・・・・・スイ
ッチ回路、３５・・・・・・速度設定回路である。

Claims (1)

【実用新案登録請求の範囲】
1. キャプスタンに設けられた周波数発電機より得られるパ
   ルス間隔をクロックパルスの数として上記キャプスタン
   の回転速度を検知するようにしたキャプスタンサーボ回
   路において、上記キャプスタンの設定速度に応じて、カ
   ウンタに供給される上記クロックパルスの周波数を選択
   するようにしたことを特徴とするキャプスタンサーボ回
   路。