JP2638821B2 - 積分型ａ−ｄ及びｄ−ａ変換器 - Google Patents
積分型ａ−ｄ及びｄ−ａ変換器Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ａ−Ｄ変換器とＤ−Ａ変換器との何れとし
ても動作することのできる、積分型Ａ−Ｄ及びＤ−Ａ変
換器に関する。
ても動作することのできる、積分型Ａ−Ｄ及びＤ−Ａ変
換器に関する。
本発明は、積分型Ａ−Ｄ及びＤ−Ａ変換器において、
アナログ入力信号と所定の直流電圧とを切り換える切換
スイッチを設け、Ａ−Ｄモードでアナログ入力信号を、
Ｄ−Ａモードでは所定の直流電圧をそれぞれサンプリン
グすることにより、回路規模が小さく、信号の切換が簡
単であると共に、Ｄ−Ａモードでの高速化とダイナミッ
クレンジの拡大とを可能としたものである。
アナログ入力信号と所定の直流電圧とを切り換える切換
スイッチを設け、Ａ−Ｄモードでアナログ入力信号を、
Ｄ−Ａモードでは所定の直流電圧をそれぞれサンプリン
グすることにより、回路規模が小さく、信号の切換が簡
単であると共に、Ｄ−Ａモードでの高速化とダイナミッ
クレンジの拡大とを可能としたものである。
まず、第３図〜第６図を参照しながら、従来の積分型
Ａ−Ｄ変換器と積分型Ｄ−Ａ変換器とについて説明す
る。
Ａ−Ｄ変換器と積分型Ｄ−Ａ変換器とについて説明す
る。
従来の積分型Ａ−Ｄ変換器の構成を第３図に示す。
第３図において、入力端子（1A）からのアナログ信号
が演算増幅器（11）の非反転入力端子に、抵抗器（12）
を介して供給される。演算増幅器（11）の出力がその反
転入力端子に帰還されると共に、サンプリング・スイッ
チS1を介して、演算増幅器（21）の反転入力端子に供給
される。この反転入力端子には、コンデンサ（22）を介
して、演算増幅器（21）の出力が帰還されて、積分器
（20）が構成されると共に、電流スイッチS2を介して、
定電流源（23）が接続される。演算増幅器（21）の非反
転入力端子には、例えば2.5Vの基準直流電圧V3が供給さ
れる。また、演算増幅器（11）の非反転入力端子と演算
増幅器（21）の出力端子との間に抵抗器（13）が接続さ
れる。
が演算増幅器（11）の非反転入力端子に、抵抗器（12）
を介して供給される。演算増幅器（11）の出力がその反
転入力端子に帰還されると共に、サンプリング・スイッ
チS1を介して、演算増幅器（21）の反転入力端子に供給
される。この反転入力端子には、コンデンサ（22）を介
して、演算増幅器（21）の出力が帰還されて、積分器
（20）が構成されると共に、電流スイッチS2を介して、
定電流源（23）が接続される。演算増幅器（21）の非反
転入力端子には、例えば2.5Vの基準直流電圧V3が供給さ
れる。また、演算増幅器（11）の非反転入力端子と演算
増幅器（21）の出力端子との間に抵抗器（13）が接続さ
れる。
積分器（20）の出力がレベル比較器（３）に供給さ
れ、その比較出力がタイミング回路（４）に供給され
る。タイミング回路（４）からのカウントイネイブル信
号がカウンタ（５）に供給され、カウンタ（５）のカウ
ントデータが、ラッチ（６）を介して、デジタル信号出
力端子（2D）に導出される。
れ、その比較出力がタイミング回路（４）に供給され
る。タイミング回路（４）からのカウントイネイブル信
号がカウンタ（５）に供給され、カウンタ（５）のカウ
ントデータが、ラッチ（６）を介して、デジタル信号出
力端子（2D）に導出される。
第３図のＡ−Ｄ変換器の動作は次のとおりである。
タイミング回路（４）から、第４図Ａ及びＢに示すよ
うな正相及び逆相のサンプリングパルスがサンプリング
スイッチS1及び電流スイッチS2にそれぞれ供給されて、
サンプリング期間では、スイッチS1が閉成されると共
に、スイッチS2が開放され、積分期間では、スイッチS1
が開放されると共に、スイッチS2が閉成される。
うな正相及び逆相のサンプリングパルスがサンプリング
スイッチS1及び電流スイッチS2にそれぞれ供給されて、
サンプリング期間では、スイッチS1が閉成されると共
に、スイッチS2が開放され、積分期間では、スイッチS1
が開放されると共に、スイッチS2が閉成される。
これにより、サンプリング期間には、演算増幅器（1
1）により電流増幅されたアナログ信号がコンデンサ（2
2）に充電され、積分期間には、アナログ信号電流と逆
極性の定電流I0が積分される。従って、積分器（20）の
出力電圧は第４図Ｃに示すように変化する。
1）により電流増幅されたアナログ信号がコンデンサ（2
2）に充電され、積分期間には、アナログ信号電流と逆
極性の定電流I0が積分される。従って、積分器（20）の
出力電圧は第４図Ｃに示すように変化する。
比較器（３）において、この積分器（20）の出力が所
定の直流電圧V3と比較されて、時点t3に比較出力が発生
する。タイミング回路（４）において、この比較出力と
サンプリングパルスからカウントイネブル信号が形成さ
れる。これにより、積分期間の始点t2から比較出力発生
時点t3までの時間、カウンタ（５）がクロックCKを計数
する。このt2〜t3の時間長はアナログ入力電圧に比例す
るものとなり、従って、カウンタ（５）のカウントデー
タはアナログ入力電圧をＡ−Ｄ変換したものとなる。
定の直流電圧V3と比較されて、時点t3に比較出力が発生
する。タイミング回路（４）において、この比較出力と
サンプリングパルスからカウントイネブル信号が形成さ
れる。これにより、積分期間の始点t2から比較出力発生
時点t3までの時間、カウンタ（５）がクロックCKを計数
する。このt2〜t3の時間長はアナログ入力電圧に比例す
るものとなり、従って、カウンタ（５）のカウントデー
タはアナログ入力電圧をＡ−Ｄ変換したものとなる。
従来の積分型Ｄ−Ａ変換器の構成を第５図に示す。こ
の第５図において、第３図に対応する部分には同一の符
号を付して一部説明を省略する。
の第５図において、第３図に対応する部分には同一の符
号を付して一部説明を省略する。
第５図において、積分器（20）のコンデンサ（22）に
並列にスイッチS3が接続され、積分器（20）の出力が低
域フィルタ（24）を介して、アナログ信号出力端子（2
4）に導出される。
並列にスイッチS3が接続され、積分器（20）の出力が低
域フィルタ（24）を介して、アナログ信号出力端子（2
4）に導出される。
入力端子（1D）からのデジタル信号が、ラッチ（７）
を介して、カウンタ（８）にプリセットされ、カウンタ
（８）のキャリー出力が、制御信号として、スイッチS2
に供給される。また、入力データに同期した各種制御信
号を発生するために、タイミング回路（９）が設けられ
る。
を介して、カウンタ（８）にプリセットされ、カウンタ
（８）のキャリー出力が、制御信号として、スイッチS2
に供給される。また、入力データに同期した各種制御信
号を発生するために、タイミング回路（９）が設けられ
る。
第５図のＤ−Ａ変換器の動作は次のとおりである。
タイミング回路（９）から、第６図Ａに示すような放
電制御パルスが放電スイッチS3に供給されると共に、カ
ウンタ（８）から同図（Ｂ）に示すようなキャリー出力
が電流スイッチS2に供給されて、放電期間では、スイッ
チS3が閉成されると共に、スイッチS2が開放され、積分
期間では、スイッチS3が開放されると共に、スイッチS2
が閉成される。
電制御パルスが放電スイッチS3に供給されると共に、カ
ウンタ（８）から同図（Ｂ）に示すようなキャリー出力
が電流スイッチS2に供給されて、放電期間では、スイッ
チS3が閉成されると共に、スイッチS2が開放され、積分
期間では、スイッチS3が開放されると共に、スイッチS2
が閉成される。
これにより、放電期間には、先行入力データによるコ
ンデンサ（22）の積分電荷が放電され、同時に、ラッチ
（７）のデータがカウンタ（８）にプリセットされる。
ンデンサ（22）の積分電荷が放電され、同時に、ラッチ
（７）のデータがカウンタ（８）にプリセットされる。
積分期間にはいると、カウンタ（８）が動作を開始す
る。このカウント動作中、キャリー出力が発生し、定電
流I0が積分される。t3時点において、プリセットされた
入力データのカウントが終るとキャリー出力が消失し、
スイッチS2が開放されて、積分動作が停止する。このと
き、スイッチS3も開放されており、積分器（20）の出力
は、次の放電期間まで、入力データに対応した一定レベ
ルにホールドされる。
る。このカウント動作中、キャリー出力が発生し、定電
流I0が積分される。t3時点において、プリセットされた
入力データのカウントが終るとキャリー出力が消失し、
スイッチS2が開放されて、積分動作が停止する。このと
き、スイッチS3も開放されており、積分器（20）の出力
は、次の放電期間まで、入力データに対応した一定レベ
ルにホールドされる。
従って、積分器（20）の出力は第６図Ｃに示すような
PAM信号となり、低域フィルタ（24）によって、このPAM
信号が平滑化されて、出力端子（2A）に導出される。
PAM信号となり、低域フィルタ（24）によって、このPAM
信号が平滑化されて、出力端子（2A）に導出される。
ところで、近年、8mmの幅の磁気テープを使用するカ
セット式小型ビデオテープレコーダ（以下、８ミリVTR
と略称する）が市場に現れた。この８ミリVTRは回転２
ヘッドによるアジマス記録方式を採っており、各トラッ
クの始端から所定の範囲に音声信号がデジタル化されて
記録される。
セット式小型ビデオテープレコーダ（以下、８ミリVTR
と略称する）が市場に現れた。この８ミリVTRは回転２
ヘッドによるアジマス記録方式を採っており、各トラッ
クの始端から所定の範囲に音声信号がデジタル化されて
記録される。
従って、８ミリVTRにはＡ−Ｄ変換器及びＤ−Ａ変換
器Ｄ−Ａ変換器が使用されるが、小型化のために、Ａ−
Ｄ及びＤ−Ａの両変換器を単一のICチップ上に搭載する
場合、前述のような、従来の積分型のＡ−Ｄ変換器及び
Ｄ−Ａ変換器をそのまま用いるときは、双方に積分器が
独立に設けられるため、回路規模の増大を招くという問
題があった。
器Ｄ−Ａ変換器が使用されるが、小型化のために、Ａ−
Ｄ及びＤ−Ａの両変換器を単一のICチップ上に搭載する
場合、前述のような、従来の積分型のＡ−Ｄ変換器及び
Ｄ−Ａ変換器をそのまま用いるときは、双方に積分器が
独立に設けられるため、回路規模の増大を招くという問
題があった。
この問題を解決するために、本出願人は、特願昭57−
176864号（特開昭59−66224号）において、積分器を共
用した。「積分型Ａ−Ｄ及びＤ−Ａコンバータ」を既に
提案している。
176864号（特開昭59−66224号）において、積分器を共
用した。「積分型Ａ−Ｄ及びＤ−Ａコンバータ」を既に
提案している。
ところが、積分器への入力信号径路がＡ−Ｄモード及
びＤ−Ａモードで異なるため、既提案の変換器では、各
モードでの複雑な信号切換が必要であるという問題があ
った。
びＤ−Ａモードで異なるため、既提案の変換器では、各
モードでの複雑な信号切換が必要であるという問題があ
った。
また、既提案の変換器では、Ｄ−Ａモードにおける放
電時間が放電スイッチS3のオン抵抗ｒに依存するため、
高速化する場合、大面積のスイッチ素子が必要となると
いう問題があった。
電時間が放電スイッチS3のオン抵抗ｒに依存するため、
高速化する場合、大面積のスイッチ素子が必要となると
いう問題があった。
更に、放電時の積分器（20）の出力が、演算増幅器
（21）の非反転入力端子に供給される基準電圧V2までし
かリセットされないため、積分器（20）のダイナミック
レンジ狭くなる欠点があった。
（21）の非反転入力端子に供給される基準電圧V2までし
かリセットされないため、積分器（20）のダイナミック
レンジ狭くなる欠点があった。
かかる点に鑑み、本発明の目的は、回路規模が小さ
く、信号の切換が簡単であると共に、Ｄ−Ａモードでの
高速化とダイナミックレンジの拡大とが可能な、積分型
Ａ−Ｄ及びＤ−Ａ変換器を提供するところにある。
く、信号の切換が簡単であると共に、Ｄ−Ａモードでの
高速化とダイナミックレンジの拡大とが可能な、積分型
Ａ−Ｄ及びＤ−Ａ変換器を提供するところにある。
本発明は、例えば第１図に示すように、コンデンサ
（22）を含む積分器（20）と、コンデンサ（22）にスイ
ッチS2を介して接続された定電流源（23）と、積分器
（20）に供給される信号をサンプリングするサンプリン
グスイッチS1とを具備する積分型Ａ−Ｄ及びＤ−Ａ変換
器において、積分器（20）の出力が帰還されるとともに
サンプリングスイッチS1を介して積分器（20）に出力を
供給する増幅器（11）と、増幅器（11）に供給する信号
をアナログ入力信号と所定の直流電圧VSとに切り換える
切換スイッチS4とを設け、Ａ−Ｄ変換時にアナログ入力
信号を切換スイッチS4、増幅器（11）及びサンプリング
スイッチS1を介してコンデンサ（22）に入力し、Ｄ−Ａ
変換時に直流電圧VSを切換スイッチS4、増幅器（11）及
びサンプリングスイッチS1を介してコンデンサ（22）に
入力し、積分器（20）のリセット電圧を設定するように
した積分型Ａ−Ｄ及びＤ−Ａ変換器である。
（22）を含む積分器（20）と、コンデンサ（22）にスイ
ッチS2を介して接続された定電流源（23）と、積分器
（20）に供給される信号をサンプリングするサンプリン
グスイッチS1とを具備する積分型Ａ−Ｄ及びＤ−Ａ変換
器において、積分器（20）の出力が帰還されるとともに
サンプリングスイッチS1を介して積分器（20）に出力を
供給する増幅器（11）と、増幅器（11）に供給する信号
をアナログ入力信号と所定の直流電圧VSとに切り換える
切換スイッチS4とを設け、Ａ−Ｄ変換時にアナログ入力
信号を切換スイッチS4、増幅器（11）及びサンプリング
スイッチS1を介してコンデンサ（22）に入力し、Ｄ−Ａ
変換時に直流電圧VSを切換スイッチS4、増幅器（11）及
びサンプリングスイッチS1を介してコンデンサ（22）に
入力し、積分器（20）のリセット電圧を設定するように
した積分型Ａ−Ｄ及びＤ−Ａ変換器である。
かかる構成によれば、Ａ−Ｄ変換時のサンプリング・
積分とＤ−Ａ変換時の放電・積分とが同一の回路で可能
となると共に、Ｄ−Ａ変換時の高速化とダイナミックレ
ンジの拡大とが可能となる。
積分とＤ−Ａ変換時の放電・積分とが同一の回路で可能
となると共に、Ｄ−Ａ変換時の高速化とダイナミックレ
ンジの拡大とが可能となる。
以下、第１図及び第２図を参照しながら、本発明によ
る積分型Ａ−Ｄ及びＤ−Ａ変換器の一実施例について説
明する。
る積分型Ａ−Ｄ及びＤ−Ａ変換器の一実施例について説
明する。
本発明の一実施例の構成を第１図に示す。この第１図
において、第３図及び第５図に対応する部分には同一の
符号を付して重複説明を省略する。
において、第３図及び第５図に対応する部分には同一の
符号を付して重複説明を省略する。
第１図において、演算増幅器（11）の非反転入力端子
に切換スイッチS4の可動接点が接続され、スイッチS4の
一方の固定接点が、抵抗器（12）を介して、アナログ信
号の入力端子（1A）に接続されると共に、他方の固定接
点が抵抗器（14）を介して入力端子（1S）に接続され
る。この入力端子（1S）には所定の直流電圧VSが供給さ
れる。
に切換スイッチS4の可動接点が接続され、スイッチS4の
一方の固定接点が、抵抗器（12）を介して、アナログ信
号の入力端子（1A）に接続されると共に、他方の固定接
点が抵抗器（14）を介して入力端子（1S）に接続され
る。この入力端子（1S）には所定の直流電圧VSが供給さ
れる。
演算増幅器（11）の出力端子とサンプリングスイッチ
S1との間にダンピング抵抗器（15）が接続される。積分
器（20）の出力が低域フィルタ（24）と比較器（３）と
に共通され、タイミング回路（４）からの逆相サンプリ
ングパルスと、カウンタ（８）からのキャリー出力が切
換スイッチS5の一方及び他方の固定接点にそれぞれ供給
され、スイッチS5の出力が、制御出力として、電流スイ
ッチS2に供給される。
S1との間にダンピング抵抗器（15）が接続される。積分
器（20）の出力が低域フィルタ（24）と比較器（３）と
に共通され、タイミング回路（４）からの逆相サンプリ
ングパルスと、カウンタ（８）からのキャリー出力が切
換スイッチS5の一方及び他方の固定接点にそれぞれ供給
され、スイッチS5の出力が、制御出力として、電流スイ
ッチS2に供給される。
第１図の実施例の動作は次のとおりである。
Ａ−Ｄ変換時、両切換スイッチS4及びS5が図示とは逆
の状態に接続され、前出第３図の従来のＡ−Ｄ変換器と
全く同様に動作する。この場合、積分器（20）の出力ま
での電圧利得GADは、抵抗器（12）及び（13）の抵抗値
をR12及びR13として、次の（１）式のように表わされ
る。
の状態に接続され、前出第３図の従来のＡ−Ｄ変換器と
全く同様に動作する。この場合、積分器（20）の出力ま
での電圧利得GADは、抵抗器（12）及び（13）の抵抗値
をR12及びR13として、次の（１）式のように表わされ
る。
GAD＝−R13/R12 ……（１） Ｄ−Ａ変換時、両切換スイッチS4及びS5は図示の接続
状態に切り換えられる。そして、放電期間では、サンプ
リンクスイッチS1が閉成されると共に、電流スイッチS2
が開放され、積分期間では、スイッチS1が開放されると
共に、スイッチS2が閉成される。
状態に切り換えられる。そして、放電期間では、サンプ
リンクスイッチS1が閉成されると共に、電流スイッチS2
が開放され、積分期間では、スイッチS1が開放されると
共に、スイッチS2が閉成される。
これにより、放電期間は、入力端子（1S）からの直流
電圧VSが入力端子（1A）からのアナログ信号と同一の経
路で積分器（20）に供給されるとともに、先行入力デー
タによるコンデンサ（22）の積分電荷が放電され、同時
にラッチ（７）のデータがカウンタ（８）にプリセット
される。
電圧VSが入力端子（1A）からのアナログ信号と同一の経
路で積分器（20）に供給されるとともに、先行入力デー
タによるコンデンサ（22）の積分電荷が放電され、同時
にラッチ（７）のデータがカウンタ（８）にプリセット
される。
積分期間にはいると、前出第５図の従来のＤ−Ａ変換
器と同様に、カウンタ（８）が動作を開始して、このカ
ウント期間中キャリー出力が発生して定電流I0が積分さ
れる。プリセットされた入力データのカウントが終わる
と、キャリー出力が消失し、電流スイッチS2が開放され
て積分動作が停止する。このときサンプリングスイッチ
S1を開放され、積分器（20）の出力は、次の放電期間ま
で、入力データに対応した一定レベルにホールドされ
る。
器と同様に、カウンタ（８）が動作を開始して、このカ
ウント期間中キャリー出力が発生して定電流I0が積分さ
れる。プリセットされた入力データのカウントが終わる
と、キャリー出力が消失し、電流スイッチS2が開放され
て積分動作が停止する。このときサンプリングスイッチ
S1を開放され、積分器（20）の出力は、次の放電期間ま
で、入力データに対応した一定レベルにホールドされ
る。
この場合、電圧利得GDAは、抵抗器（14）の抵抗値をR
14として、次の（２）式のように表わされる。
14として、次の（２）式のように表わされる。
GDA＝−R13/R14 ……（２） Ｄ−Ａモードの放電期間においては、Ａ−Ｄモードの
サンプリング期間と同様に、コンデンサ（22）から放電
される電流が演算増幅器（11）によって増幅されるた
め、高速化が可能である。
サンプリング期間と同様に、コンデンサ（22）から放電
される電流が演算増幅器（11）によって増幅されるた
め、高速化が可能である。
また、この場合、積分器（20）の放電リセットレベル
Vdisは次の（３）式で与えられる。
Vdisは次の（３）式で与えられる。
Vdis＝V2−（VS−V2）R13/R14 ……（３） 例えば、積分器（20）の出力が、2.5Vの直流電位を中
心として、1Vppの振幅を必要とする場合、第２図に示す
ように、放電リセットレベルVdisは2.0Vとなる。直流電
圧VSを3.5Vとすれば、|GDA|＝R13/R14が1/2となるよう
に、両抵抗値を選定すればよい。
心として、1Vppの振幅を必要とする場合、第２図に示す
ように、放電リセットレベルVdisは2.0Vとなる。直流電
圧VSを3.5Vとすれば、|GDA|＝R13/R14が1/2となるよう
に、両抵抗値を選定すればよい。
このように、本実施例では、Ｄ−Ａモードにおいて、
任意の直流電圧VSをサンプリングすることにより、所望
の放電リセットレベルを得ることができるので、積分器
（20）のダイナミックレンジを拡大することができる。
任意の直流電圧VSをサンプリングすることにより、所望
の放電リセットレベルを得ることができるので、積分器
（20）のダイナミックレンジを拡大することができる。
なお、ダンピング抵抗器（15）の最適値は、R12〜R14
及びC22に依存するが、本実施例において、Ａ−Ｄ及び
Ｄ−Ａの両モードの電圧利得GAD及びGDAを等しく設定さ
れば、即ち、R12＝R14とすれば、ダンピング抵抗器（1
5）の最適値は、Ａ−Ｄモード及びＤ−Ａモードで等し
くなるため、積分回路系の安定度を各モードで独立に考
慮する必要がなくなる。
及びC22に依存するが、本実施例において、Ａ−Ｄ及び
Ｄ−Ａの両モードの電圧利得GAD及びGDAを等しく設定さ
れば、即ち、R12＝R14とすれば、ダンピング抵抗器（1
5）の最適値は、Ａ−Ｄモード及びＤ−Ａモードで等し
くなるため、積分回路系の安定度を各モードで独立に考
慮する必要がなくなる。
以上詳述のように、本発明によれば、アナログ入力信
号と所定の直流電圧とを切り換えるスイッチを設け、Ａ
−Ｄモードでアナログ入力信号を、Ｄ−Ａモードでは所
定の直流電圧をそれぞれサンプリングするようにしたの
で、回路規模が小さく、信号の切換が簡単であると共
に、Ｄ−Ａモードでの高速化とダイナミックレンジの拡
大とを可能とした積分型Ａ−Ｄ及びＤ−Ａ変換器が得ら
れる。
号と所定の直流電圧とを切り換えるスイッチを設け、Ａ
−Ｄモードでアナログ入力信号を、Ｄ−Ａモードでは所
定の直流電圧をそれぞれサンプリングするようにしたの
で、回路規模が小さく、信号の切換が簡単であると共
に、Ｄ−Ａモードでの高速化とダイナミックレンジの拡
大とを可能とした積分型Ａ−Ｄ及びＤ−Ａ変換器が得ら
れる。
第１図は本発明による積分型Ａ−Ｄ及びＤ−Ａ変換器の
一実施例の構成を示すブロック図、第２図は本発明の一
実施例の動作を説明するための波形図、第３図は従来の
積分型Ａ−Ｄ変換器の構成例を示すブロック図、第４図
は第３図の従来例の動作を説明するためのタイムチャー
ト、第５図は従来の積分型Ｄ−Ａ変換器の構成例を示す
ブロック図、第６図は第５図の従来例の動作を説明する
ためのタイムチャートである。 （20）は積分器、（22）はコンデンサ、（23）は定電流
源、S1はサンプリングスイッチ、S4は切換スイッチ、VS
は所定の直流電圧である。
一実施例の構成を示すブロック図、第２図は本発明の一
実施例の動作を説明するための波形図、第３図は従来の
積分型Ａ−Ｄ変換器の構成例を示すブロック図、第４図
は第３図の従来例の動作を説明するためのタイムチャー
ト、第５図は従来の積分型Ｄ−Ａ変換器の構成例を示す
ブロック図、第６図は第５図の従来例の動作を説明する
ためのタイムチャートである。 （20）は積分器、（22）はコンデンサ、（23）は定電流
源、S1はサンプリングスイッチ、S4は切換スイッチ、VS
は所定の直流電圧である。
Claims (1)
- 【請求項１】コンデンサを含む積分器と、上記コンデン
サにスイッチを介して接続された定電流源と、上記積分
器に供給される信号をサンプリングするサンプリングス
イッチとを具備する積分型Ａ−Ｄ及びＤ−Ａ変換器にお
いて、 上記積分器の出力が帰還されるとともに上記サンプリン
グスイッチを介して上記積分器に出力を供給する増幅器
と、上記増幅器に供給する信号をアナログ入力信号と所
定の直流電圧とに切り換えるスイッチとを設け、 Ａ−Ｄ変換時に上記アナログ入力信号を上記切換スイッ
チ、上記増幅器及び上記サンプリングスイッチを介して
上記コンデンサに供給し、 Ｄ−Ａ変換時に上記所定の直流電圧を上記切換スイッ
チ、上記増幅器及び上記サンプリングスイッチを介して
上記コンデンサに供給し、上記積分器のリセット電圧を
設定するようにしたことを特徴とする積分型Ａ−Ｄ及び
Ｄ−Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62191643A JP2638821B2 (ja) | 1987-07-31 | 1987-07-31 | 積分型ａ−ｄ及びｄ−ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62191643A JP2638821B2 (ja) | 1987-07-31 | 1987-07-31 | 積分型ａ−ｄ及びｄ−ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6436221A JPS6436221A (en) | 1989-02-07 |
| JP2638821B2 true JP2638821B2 (ja) | 1997-08-06 |
Family
ID=16278067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62191643A Expired - Fee Related JP2638821B2 (ja) | 1987-07-31 | 1987-07-31 | 積分型ａ−ｄ及びｄ−ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638821B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4550957B2 (ja) * | 1999-11-15 | 2010-09-22 | 浜松ホトニクス株式会社 | 光検出装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223921A (ja) * | 1982-06-21 | 1983-12-26 | Sony Corp | 信号変換装置 |
| JPS5966224A (ja) * | 1982-10-07 | 1984-04-14 | Sony Corp | 積分形ａ／ｄ及びｄ／ａコンバ−タ |
-
1987
- 1987-07-31 JP JP62191643A patent/JP2638821B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6436221A (en) | 1989-02-07 |
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