JPS5911026A - デイジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はディジタル・アナログ変換器に関する。

（発明の背景〉 プロセス制御機器において、その演算処理部にマイクロ
コンピュータを導入するこ七が一般化されてきた。マイ
クロコンピュータはディジタル信号により演算処理を行
うものであるが、プロセス（ｇ号はその大部分はアナロ
グ信号である。従ってプロセス入力信号をＡＤ変換して
マイクロコンピュータで演算処理し、その演算処理結果
をＤＡ変換器でアナログ信号に変換し、このアナログ信
号をプロセス制御信号としてブロセヌＣ二発信する制御
ループが構成される。従ってＡＤ変換器及びＤＡ変換器
はマイクロコンピュータを導入するＣユ当って不可欠の
要素となる。

マイクロコンピュータ自体は半導体によりＩＣ化されて
おり、内部構造は複雑である。このため他の部品より信
頼性が低い。また制御信号が中断すると制御が狂って大
きな事故となることも考えられる。従ってプロセス制御
機器では仮にマイクロコンピュータが故障してもプロセ
スへの制御信号の発信停止は許されない。このためプロ
セス制御機器に使用するＤＡ変換器は仮にマイクロコン
ピュータが故障したとしてもプロセス制御信号はその出
力値を保持し続けることが最小限要求される。このよう
な要求を満たすＤ　Ａ変換器として第１図に示すような
ものが考えられる。

〈従来技術の説明〉 第１図において１０１はマイクロコンピュータからのデ
ィジタル信号１０２をラッチ信号１０３イニよってラッ
チするラッチ回路、１０４はラッチ回路１０１の出力を
信号φ、でプリセットし、クロックφ１でダウンカウン
トするダウンカウンタ、１０５はダウンカウンタ１０４
の出力が全てＬ論理になったことを検出するゲート、１
０６は信号φ、で決まるＤＡ変換周期Ｔをアナログ（−
変換すべきディジタル値に対応した時間比率のパルスに
変換する手段を示す。この例ではこの時間比率変換手段
１０６をＤ形フリップフロップ（−よって構成比率変換
手段１０６から出力されるパルスを平滑して出力端子１
０８にディジタル値（一対応したアナログ電圧を出力す
る。

〈第１図の１１作説明〉 第１図の回路Ｉ”−おいて信号φ、の周期Ｔ毎１ｍダウ
ンカウンタ１０４（二はラッチ回路１０１（ニラツテさ
り、たディジタル値がプリセットされ、そのプリセット
値をクロックφ１によりダウンカウントする。

第２図人はクロックφ１、Ｂは信号φ２を示す。時間比
率変換手段１０６のデータ端子Ｄ（二はＨ論理が与えら
れており、ゲート１０５の出力がタロツク入力端子ＣＫ
に与えられる。よってカウンタ１０４の出力が全一（Ｌ
になるとゲート１０５は第２図Ｃ（二示１ようにＨｉ９
理となるパルス２０１を出力し、その立上りで時間比率
変換手段１０６の出力なＨ論理１二反転させる。時間比
率変換手段１０６のリセット端子Ｒには信号φ、が与え
られており、次の信号φ２（二より変換手段１０６の出
力なＬ論理に戻す。

このようＣユして時間比率変換手段１０６からはディジ
タル値に対応した時間比’ｉ’　、、”ｒ　２を持つ矩
形波２０２が出力され、この矩形波２０２をフィルタ１
０７で平滑することにより出力端子１０８（二はディジ
タル値（ユ対応した値を持つ直流アナログ電圧を得るこ
とができる。このアカログ磯圧はラップ−回路１０１の
値が変化しない限り変動することはない。よってマイク
ロコンピュータが故障してラッチ回路１０１に定常的に
演算結果が出力されなくなってもアナログ電圧はドリフ
トすることなく、その値を維持し続ける。

〈第１図の欠点〉 第１図においては上述したよう仁信号φ、で決まるＪ）
　Ａ変換周期Ｔ内をディジタル値Ｃ二対応した時■１比
率を持つ二つの区間に分離し、その時間比を持つ矩形波
２０２を平滑してアナログ信号Ｃ二変換するものである
ため、ＤＡ変換の分解能をよくするにはクロックφ１と
信号φ２の周波数比φ１／φ２は大きい方がよい。クロ
ックφ１の周波数はカウンタ１０４の動作速度により決
定されるが、高速カウンタは高価なためクロックφ１は
無制限に高く採ることはできない。この結果周波数比φ
１／φ、を大きく採る（−は信号φ２の周波数を低く採
ることが要求される。（Ｆｔ号φ２の周波数を低くする
とＩ）　Ａ変換周期Ｔが長くなり矩形波２０２の周期が
長いものとなる。この結果フィルタ１０７の時定数を大
きく採らなくてはならなくなり、ＤＡ変換値の変化に対
する応答速度が遅くなる欠点がある。

因みにカウンタ１０４にＣＭＯ８のカウンタを用いたと
するとクロックφ１の上限はＩＭＨ，ＪＪ度となる。カ
ウンタ１０４の進数が１０進とすれば信号φ２は約Ｉ　
Ｋ１−１ｚ程度となる。フィルタ１０７の特性を１次＜
２０ｄＢ／オクターブ）とし、ｌ０ＫＨｚ　＋＝おける
減衰率を６０ｄＢとするとフィルタ１０７の折れ点用波
数はＩＨｚとなり応答性は１秒程度となる。実際Ｃ二は
ラッチ等のタイミングを前片しなければならないため、
クロックφ、はＩＭＨ２よりかなり低く採らなければな
らない。この結果応答性はさらに悪くなる。またフィル
タ１０７の次数を上げると回路構成がネＭ雑仁なる欠点
がある。

〈発明の目的〉 この発明は第１図に示すＤＡ変換器の改良に関するもの
で、９＋−フィルタの時定数を小さくでき、応答速度を
速くできるＤ　Ａ変換器を提供■７ようとするものであ
る。

〈発明の概要〉 この発明ではＤ請変換周期Ｔ内を複数（：細分化し、そ
の細分化した複数の区間内（：おいて変換値ｆユ対応イ
」けしブく時間比を持つ矩形波を発生させるようにした
ものである。

従ってこの発明によればフィルタ（−供給される矩形波
の周波数目周期Ｔを細分化した数倍だけ高くなる。よっ
てフィルタの時定数を小さくでき、高速応答形の１）Ａ
変換器を提供できる。

イ発明の実施例〉 第３図（−この発明の一実施例を示す。第３図（二おい
て第１図と対応する部分（−は同一符号を付している。

この発明（二おいてはラップ−回路１０１にラッチした
ディジタル値を二つのカウンタ１０４ａ。

１０４　ｂ　１ｍプリセットするように構成するもので
ある。第１カウンタ１０４ａはディジタル値の上位ビッ
ト（−相当する値を計数するものであり、第２カウンタ
１０４ｂはディジタル値の下位ビットをｉｔ数するもの
とする。この例では１０ピツトのディジタル値の内の下
位７ビツトを第２カウンタ１０４ｂに与え、第１カウン
タ１０４ａｌ−は上位３ヒツトのディジタル値を与える
。

３０１はＤＡ変換周期Ｔを複数の区間に細分化する手段
を示す。この細分化手段３０１はカウンタ３０２とゲー
ト３０３と、微分整流回路３０４とにより構成すること
ができる。カウンタ３０２はこの例では８進カウンタを
用いた場合を示し、クロックφ、を８個計数する毎（二
第４図り＋＝示すように微分パルス４０１を出力する。

この微分パルス４０１を第１カウンタ１０４ａのプリセ
ット端子ＰＲに供給すると共（−１ｖｒ＋　２カウンタ
１０４ｂのクロック端子ｅＫに与える。第２カウンタ１
０４ｂのプリセット端子ＰＲには信号φ２が与えられる
。

第２カウンタ１０４ｂはこの例では７段のカウンタであ
るから、そのフルカウント値は１２８カウントである。

また第２カウンター０４ｂはクロックφ１が８個与えら
れる毎（二１カウントするから信号φ、の周波数はクロ
ックφ１の周波数の１／８Ｘ１２Ｂ！＝選定される。こ
のよう（二信号φ２の周波数を選定することＣユより信
号φ、の１周期中に細分化回路３０１から１２８個の微
分バルク４０１が出力され、信号φ２の１周期中を１２
８に分割することができる。

第２カウンタ１ｏ４ｂ＋−はディジタル信号１０２の下
位７ビツト分のディジタル値が信号φ２によりプリセッ
トされ、細分化手段３０１の微分パルス４０１を１カウ
ントずつダウンカウントする。従って下位ビットのディ
ジタル値に対応した時間が経過すると第２カウンター０
４ｂの出力はオールゼロに戻り、これがゲート回路１０
５（二より検出される。第４図りに示す信号４０２はゲ
ート回路１０５の出力信号を示す。この第４図りに示す
時間に、はディジタル値の下位７ビツトの値（＝対応す
る。ゲート回路１０５の出力信号４０２は第２カウンタ
の計数値（二対窓した時間比率を持つ二つの区間も一分
離する分離手段３１０を構成するフリップフロップのク
ロック端子ＣＫに与えられる。分離手段３１０のリセッ
ト端子Ｒには信号φ、が与えられる。従って分離手段３
１０の出力端子Ｑからは第４図Ｅ（二示すよう（−信号
４０２でセットされ、信号φ、でリセットされる矩形波
信号４０３が出力される。この矩形波信号４０３により
ディジタル値の下位７ビツトの値に対応した比率で信号
φ、の１周期中を２分割する。

信号４０３を切換回路３０６に供給する。切換回路３０
６はナントゲート３０６ａと、アンドゲート３０６ｂと
、オアゲート３０６Ｃとにより構成することができる。

信号４０３はアンドゲート３０６ｂの一方の入力端子（
＝与え、更にインバータ３０７を通じてナントゲート３
０６ａの一方の入力端子に与える。

これらナントゲート３０６ａとアンドゲート３０６ｂの
各他方の入力端子には第１カウンタ１０４ａのオールゼ
ロを検出するゲート３０８の出力を与える。従って信号
４０３がＬ論理の区間ではゲー）３０６ａが開けられ、
ゲート３０８の出力が極性反転されてＤ形フリップフロ
ップ３０９のクロック端子ＣＫ　＋：与えらね７る。ま
た信号４０３がＨｂ理のときはゲー）３０６ｂが開けら
れ、この状態ではゲート３０８の出力がそのままの極性
でＤ　Ｕ、フリップフロップ３０９のクロック端子ＣＫ
　＋：与えられる。

ゲート３０８からは第５図に拡大して示すよう（二組分
化手段３０１から出力される微分パルス４０１の立上り
から第１カウンタ１０４　ａｔ−プリセットされたディ
ジタル値の上位３ビツトの値（二対窓した時間に、が経
過した時点でパルス５０１が出力される。このパルス５
０１は信号４０３がｌ論理の区間では第５図Ｄ（ユ示す
ようＣニナンドゲー）３０６ａにより極性反転されてＤ
形フリップフロップ３０９のクロック端子ＣＫに与えら
れる。

Ｄ形フリップフロップ３０９は入力パルスの立上りでト
リガされるものとすれば第５図りに示す信号５０２の立
上りじよりトリガさ）する。このトリガのタイミングは
信号５０１の立上りのタイミングよりクロックφ、の１
周期分遅れる。

一方信号４０３がＨ論理の状態の区間ではゲート３０８
の出力パルス５０１がそのままアンドゲート３０６ｂを
通じてＤ形フリップフロップ３０９のクロック端子ＣＫ
＋二与えられる。よって信号４０３が１１論理の区間で
は微分パルス４０１の立上りから第１カウンタ１０４ａ
の円数値（：対応した値に２を経過した時点でＤ形フリ
ップフロップ３０９がトリガされる。

■〕形ラフリップフロップ３０９微分パルス４０１（：
よってリセットされるから、よってＤ形フリップフロッ
プ３０９の出力端子Ｑからは第４図Ｆに示すよう（−信
号４０３がｌ論理の区間ではに、十ｍ（ｍはクロックφ
１の１周期に相当する時間）のパルス幅を持つ矩形波４
０４が出力され、山号４０３がＨ論理の区間ではに、の
パルス幅を持つ矩形波４０５が出力される。

信号φ２の１周期Ｔの間（二り形フリップフロップ３０
９の出力が）ｌ論理になっている時間は１２８に、　＋
　ｍ　Ｋ１となる。この値はディジタル信号１０２の値
に対応し、フィルタ１０７Ｃユより平滑することにより
ディジタル信号１０２の値（二対窓したアナログ電圧信
号を得ることができる。尚ここで第１カウンタ１０４ａ
のプリセット値がオール「０」の状態と、オール「１」
の状態では使用しないものとする。

〈発明の効果〉 以上説明したようにこの発明によれば信号φ、のＩ周期
間中を細分化し、その細分化した各周期毎Ｃニデイジタ
ル値Ｃ：対応した時間比を持つ矩形波４０４と４０５を
得るようにしたからＤ形フリップフロップ３０９から出
力される信号の周波数を＾くすることができる。よって
フィルタ１０７の時定数を小さくでき、よって応答性の
よいＤＡ変換器を提供できる。また信号４０３がｌ論理
の区間とＨ論理の区間で矩形波出力はクロックφｌの１
周期間に相当する時間ｍだけパルス幅が異なるだけであ
るからリップルの発生を小さくできる。

〈発明の他の実施例〉 尚第３図に示した実施例では第１カウンタ１０４ａのプ
リセット値がオールＯの状態と、オール１の状態で使用
しないものとしたが、第６図（二示す構造とすることに
より入力がオール「０」でもオール「１」の状態でも使
用できるようＣユなる。

この例では細分化手段３０１のカウンタ３０２を第１カ
ウンタ１０４ａの段数より２段多いカウンタを用い、細
分化した周期の先頭じ「１」を、終了時（二「０」を定
常的に発生させ、第１カウンタ１０４ａのプリセット値
がオール０のときでも、オール１のときでもＤ形フリッ
プフロップ３０９が細分化された周期で反転動作させる
ように構成したものである。

基本的な動作は第３図の場合と同じであるので異なった
部分だけ（二ついて説明する。カウンタ３０２は上述し
たように第１カウンタ１０４ａより２段多い段数（二選
定する。図の例では１０進のカウンタを用いた場合を示
す。カウンタ３０２で決まる細分化された周期の先頭は
ゲート３０３で検出し、その検出出力により■）形フリ
ップフロップ３０９をリセットすると共に第１カウンタ
１０４ａをプリセットする。従って細分化された周期の
先頭ではＤ形フリップフロップ３０９はクロックφ１の
１周期分だけＨ１理を出力する。またこの期間はノアゲ
ート６０゛１と、ナントゲート６０２１ニーより、第１
カウンタ１０　ｄ　ａｔ−クロックφ１は供給されない
。一方短かい周期の終了時はゲー）６０３（−より検出
される。この終了時も第１カウンタ１０４ａ＋ニクロツ
クφ１は供給されない。従って第１カウンタ１０４ａは
ゲート６０３が終了を検出する前に必ずオール「０」に
戻るから、Ｄ形フリップフロップ３０９の出力は終了時
のクロックφ１の１周期分は必ずＬ論理を出力する。こ
のよう（ユして細分化された周期の最初と最後（−必ず
ディジタル値とは関係なくＨ論理とＪ理が挿入される。

これ（二よりディジタル値が小さく　Ｉｓ　ｌカウンタ
１０４ａのプリセット値がオール「０」のときも、また
ディジタル値が大き過ぎて第１カウンタ１０４ａのプリ
セット値がオール「１」のときも必ずＤ形フリップフロ
ップ３０９は細分化された周期で反転し正常動作が保持
される。尚この実施例ではディジタル値がゼロのときで
もＤ形フリップフロップ３０９が細分化された周期で反
転し、その先頭でクロックφ１の１周期分だけ１（論理
を出力するから一定の直流電圧が出力されることＣ二な
るが、これはアナログ的（二減Ｗ’ｆればよい。

第７図はこの発明の更に（（口の実施例を示す。この例
では第１及び第２カウンタ１０４　ａ　、１０４ｂとし
てプリセット端子を持たない逆常のアップカウンタを用
いた場合を示す。このためにラッチ回路１０１　＋＝ク
ラッチり、た下位７ピツトのディジタル値と上位３ピツ
トのディジタル値をそれぞれ一致検出回路７０１と７０
２に供給し、この一致検出回路７０１と７０２において
第１カウンタとラッチ回路１０１の各桁のビット値とが
一致したことを検出し、一致検出回路７０１の出力が全
てＬ論１′−！（Ｉ　ｊ二なったこと及び一致検出回路
７０２の出力が全てＬ論理Ｃ−なったことをゲート３０
８と１．０５（−よってそれぞれ検出し、ゲート１０５
の検出出力を信号φ２の１周期間をディジタル値の下位
７ピツトで決まる時間比（二分割する手段３１０のクロ
ック端子ＣＫに与えると共に、ゲート３０８は切換回路
３０６の一対のゲート３０６ａ、、３０６ｂ仁与え、そ
のゲート出力によりＤ形フリップフロップ３０９をＭＪ
がするように構成したものである。こめように構成して
も第３図の実施例と同様の動作を行うことができる。

第８図はこの発明の更に他の実施例を示す。この例では
ラッチ回路１０１にラッチしたディジタル値を手動操作
（二より増加及び減少させることができるようＣ二構成
した場合を示す。

つまりラッチ回路１０１としてアップダウンカウンタを
用い、そのアップ及びダウン切替端子ＵＤにスイッチ８
０１と８０２の操作に応じてＨ論理とＬ論理を切替て供
給する。つまり通常はアップダウン切替端子ＵＤにはＨ
ｍ理が与えられており、アップカウンタの状態（ユある
。スイッチ８０１はアップ指令スイッチであり、このア
ップ指令スイッチ８０１をオン（ニジたときはアップダ
ウン切替端子ＵＤ＜ユ供給される信号はＨ論理のままと
されアップカウンタとして動作する。このときゲー）８
０３が閉じられ、ラッチ回路１０１のプリセット端子Ｐ
Ｒ＋ユ供給されるプリセット指令（８号１０３が阻止さ
れる。これに代ってゲート８０４が開口制御され、比較
的周波数が低いクロックφ８がラッチ回路１０１を構成
するアップダウンカウンタ１０１のクロック入力端子Ｃ
Ｋに入力される。よってアップ指令スイッチ８０１をオ
ン（二操作するとラッチ回路１０１を構成するアップダ
ウンカウンタはタロツクφ８をアップカウントし、出力
端子１０８のアナログ出力′皐圧を上昇させる。

一方スイッチ８０２はダウン指令スイッチである。この
スイッチ８０２をオンに操作するとアップダウン切替端
子ＵＤ＋：はＬ論理が与えられダウンカウンタに切替ら
れる。よってこのときはラッチ回路１０１を構成するア
ップダウンカウンタはクロックφ８をダウンカウントし
、出力端子１０８のアナログ出力電圧を減少させる。

このよう（−手動操作スイッチ８０１．８０２を設ける
こと（二よりマイクロコンピュータが故障してラッチ回
路１０１に演算結果が定常的（二出力されなくなった状
態でも手動操作（二よりアナログ出力電圧を任意値に設
定することができる。よってブロセヌを手動操作するこ
とができ、ブロセヌ制御機器としての本来の櫨能を持つ
ことができ、アナログ出力値がドリフトしない特性と合
せて、信頼性の高いプロセス制ｍｌ　Ｓ器を提供できる
。

【図面の簡単な説明】

第１図は従来考えられているＤＡ変換器の一例を説明す
るためのブロック図、第２図は第１図の動作を説明する
ための波形図、第３図はこの発明の一実施例を示すブロ
ック図、弗４図及び第５図はこの発明の詳細な説明する
ための波形図、第６図乃至第８図はこの発明の他の実施
例を説明するためのブロック図である。 １０Ｊ：ラッチ回路、１０２：ディジタル信号、１０４
ａｌＪ１カウンタ、１０４ｂ：ｆｆ１２カウンタ、１０
６：ＤＡ変換周期内を第２カウンタの計数値に対応した
時間比率を持つ二つの区間じ分離する手段、３０１：細
分化手段、３０９：細分化された各区間において二分さ
れたＤＡ値に対応した時間比率を持ち、他方の区間では
第１カウンタのｉｔ数値Ｃユ対応した時間比率から一定
量ずれた時間比率を持つパルスを発生する手段。 特許出１人　株式会社北辰電機製作所

Claims (1)

1. 【特許請求の範囲】 （ＩＩＡ、　　アナログに変換すべきディジタル値の上
   位ピット舎計数する第１カウンタと、 Ｂ、アナログに変換すべきディジタル値の下位ビットを
   計数する第２カウンタと、 Ｃ，アナログ・ディジタル変換の周期内を上記第２カク
   ンタの計数値イニ対応した時間比率を持つ二つの区間に
   分離する手段と、 Ｄ、この分離された一方の区間と他方の区間を複数の区
   間Ｃ二線分化する細分化手段と、Ｅ、細分化された各区
   間において上記一方の区間では上記第１カウンタの計数
   値Ｃ二対窓した時間比率を持ち、他方の区間では上記＄
   １カウンタの計数値（二対窓した時間比率から一定量ず
   れた時間比率を持つパルスを発生させる手段と から成るディジタル・アナログ変換器。