SU1732463A1 - Устройство дл делени частоты с предварительным управл емым делением - Google Patents
Устройство дл делени частоты с предварительным управл емым делением Download PDFInfo
- Publication number
- SU1732463A1 SU1732463A1 SU894695084A SU4695084A SU1732463A1 SU 1732463 A1 SU1732463 A1 SU 1732463A1 SU 894695084 A SU894695084 A SU 894695084A SU 4695084 A SU4695084 A SU 4695084A SU 1732463 A1 SU1732463 A1 SU 1732463A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- division
- counter
- inputs
- outputs
- group
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Сущность изобретени : устройство содержит управл емый делитель 1 частоты, входную шину 2, программируемый дели- тель 3 частоты, переключатель 6, счетчик 7 этапов, выходную шину 8, мультиплексор 9, кодовую шину 10. 1 ил.
Description
СО
С
vj со
ю
4
о
CJ
Изобретение относитс к импульсной технике и может быть использовано в синтезаторах частот дл многоканальных радиостанций , телевизоров, а также в радиоэлектронной аппаратуре различного назначени ,
Цель изобретени - упрощение и повышение быстродействи .
На чертеже приведена электрическа структурна схема устройства дл делени частоты с предварительным управл емым делением.
Устройство содержит управл емый делитель 1 частоты, состо щий из N последовательно соединенных управл емых делителей частоты, тактовый вход которого соединен с входной шиной 2, выход - со счетным входом программируемого делител 3 частоты, состо щего из последовательно соединенных счетчика 4 младших разр дов и счетчика 5 старших разр дов, выходы которых соединены соответственно с первым и со вторым входами переключател 6, выход которого соединен с входом записи программируемого делител 3 час- тоты (с входами записи счетчиков 4ji 5) и со счетным входом счетчика 7 этапов, перва группа выходов которого соединена с упраэл ющими входами управл емого делител 1 частоты, выход соединен с выходной шиной 8, втора группа выходов соединена с управл ющими входами переключател и с первой группой входов мультиплексора 9, выходы которого соединены с информационными входами счетчика 4 младших разр - дов программируемого делител 3 частоты, втора группа входов соединена с младшими разр дами кодовой шины 10, старшие разр ды которой соединены с информационными входами счетчика 5 старших разр - дов программируемого делител 3 частоты.
Переключатель 6 может быть выполнен, например, на элементах ИЛИ-НЕ, первые и вторые входы которых соединены с соответствующими входами соответственно пер- вой и второй групп входов, выходы этих элементов ИЛИ-НЕ соединены с соответствующими входами выходного элемента ИЛИ-НЕ, выход которого соединен с выходом переключател 6.
Устройство дл делени частоты с предварительным управл емым делителем работает следующим образом.
На шину 2 импульсов поступают с частотой Рвых.
Цикл работы устройства состоит не менее чем из N+1 последовательно выполн емых этапа. При этом в начале N+1 этапа делени частоты по сигналу, поступившему с выхода счетчика 4 делител 3 через переключатель 6, счетчик 7 вырабатывает на второй группе своих выходов сигналы, которые разрешают прохождение сигнала с выхода счетчика 5 делител 3 через переключатель 6. а также разрешают прохождение с младших разр дов шины 10 через мультиплексор 9 кода, соответствующего N-му этапу делени всего устройства. Одновременно с первой группы выходов счетчика 7 на управл ющие входы делител 1 поступают сигналы, которые перевод т его в режим делени на меньший коэффициент делени . В конце (N+1)-ro этапа делени , длительность которого зависит от установленного на шине 10 кода (это коды С дл счетчика 4 и С1 дл счетчика 5) и длительности импульсов на счетном входе делител 3, на его выходе по вл етс импульс, который через переключатель устанавливает делитель 3 в режим записи информации. Этот же импульс переводит счетчик 7 в состо ние, определ ющее начало N-ro этапа делени .
При этом на первой группе выходов счетчика 7 устанавливаютс сигналы управлени , которые обеспечивают переход делител 1 в режим делени на коэффициент делени , соответствующий N-му этапу (коэффициент делени одного из N делителей установитс большим), а на второй группе выходов устанавливаютс сигналы, которые на измен ют состо ние переключател 6 и разрешают прохождение с младших разр дов шины 10 через мультиплексор 9 на информационные входы счетчика 4 кода, соответствующего (М-1)-му этапу делени . В конце N-ro этапа делени , длительность которого зависит от установленного на шине 10 кода (это код В) на выходе счетчика 4 по вл етс импульс, который проходит через переключатель 6 и устанавливает дели- тель 3 в режим записи кода с его информационных входов.
Этот же импульс переводит счетчик 7 в состо ние, определ ющее (N-1)-u этап делени . На следующем этапе делени в режим делени на больший коэффициент делени будет переведен следующий из N делителей делител 1 и т.д., пока на больший коэффициент делени не будут переведены все N делителей.
Таким образом, за цикл работы всего устройства, состо щего не менее чем из (N+1)-ro этапа делени , на шине 8 формируетс выходной импульс устройства.
При этом коды, устанавливаемые на группах шин А, В, С, С1 шины 10, соответствующие своим разр дам общего коэффициента делени устройства, определ етс дл каждого этапа следующим образом.
Пусть делитель 1 содержит два управл емых делител частоты с минимальным коэффициентом делени 10 и максимальным 11 каждый. Количество этапов делени 3. Этапы делени выполн ютс в обратной последовательности 3, 2 потом 1. В зависимости от сигнала на управл ющих входах делитель 1 может иметь коэффициенты делени 121,110 и 100. Счетчик 7 в этом случае будет иметь два разр да, при этом на его выходах формируетс единичный код. Пусть делитель 3 состоит из двух четырехразр дных двоичных вычитающих счетчиков 4 и 5
Общий коэффициент делени устройства равен
КД 121А+ 110В + 100(С + 16С1). (1)
Пусть необходимо получить общий коэффициент делени равным 5843. Как видно из (1) код А определ ет количество единиц в общем коэффициенте делени , В - количество дес тков, а (С+16С1) - количество сотен .
С помощью мультиплексора 9 на третьем этапе делени код С заноситс в счетчик 4, а С1 - в счетчик 5 делител 3, на втором этапе код В заноситс в счетчик 4 (хот код С1 также занесетс в счетчик 5, переключатель 6 на этом этапе подключает счетный вход счетчика 7 к выходу счетчика 4, а сигнал с выхода счетчика 5 использоватьс не будет ), на первом этапе код А заноситс в счетчик 4.
Как видно из (1), код А соответствует разр ду единиц общего коэффициента делени устройства и может быть равен
3, где X - одно из чисел 0,1.
Пусть , тогда , а количество импульсов , посчитанное на первом этапе, будет равно
121...
На втором и третьем этапе осталось посчитать импульсов
КД-121А 110В+100(С+16С1)(2)
или 5843-363 5480 110В+100(С+16С1)
Из (2) следует, что код В соответствует разр ду дес тков общего Кд и может быть равен
.
Так как счетчик четырехразр дный двоичный , то X может быть равен только нулю, тогда , а количество импульсов, посчи- 5 тайное на втором этапе делени будет равно
.
На третьем этапе осталось просчитать импульсов Кд-121А-110В 100(С+16С1)
или 5480-880 4600 100(0+16С1), 0 откуда С+16С1 46.
где С1 - цела часть частотного от делени 46 на 16, а С-остаток от делени , т.е. . а .
Этот же коэффициент делени может 5 быть задан иначе: , , и .
Claims (1)
- Формула изобретениУстройство дл делени частоты с предварительным управл емым делением, содержащее управл емый делитель частоты. 0 выход которого соединен со счетным входом программируемого делител частоты, состо щего из последовательно соединенных счетчика импульсов младших разр дов и счетчика импульсов старших разр дов, 5 тактовый вход - с входной шиной, управл ющие входы соединены с первой группой выходов счетчика этапов, выход которого подключен к выходной шине, втора группа выходов соединена с первой группой вхо- 0 дов мультиплексора, втора группа входов которого соединена с младшими разр дами кодовой шины, выходы соединены с информационными входами счетчика младших разр дов программируемого делител час- 5 тоты, отличающеес тем, что, с целью упрощени и повышени быстродействи , в него введен переключатель, первый и второй входы которого соединены с выходами счетчиков соответственно младших и стар- 0 ших разр дов программного делител частоты , управл ющие входы - с второй группой выходов счетчика этапов, счетный вход которого соединен с выходом переключател и с входом записи программируемо- 5 го делител частоты, информационные входы счетчика старших разр дов которого соединены со старшими разр дами кодовой шины.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894695084A SU1732463A1 (ru) | 1989-05-22 | 1989-05-22 | Устройство дл делени частоты с предварительным управл емым делением |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894695084A SU1732463A1 (ru) | 1989-05-22 | 1989-05-22 | Устройство дл делени частоты с предварительным управл емым делением |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1732463A1 true SU1732463A1 (ru) | 1992-05-07 |
Family
ID=21449369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894695084A SU1732463A1 (ru) | 1989-05-22 | 1989-05-22 | Устройство дл делени частоты с предварительным управл емым делением |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1732463A1 (ru) |
-
1989
- 1989-05-22 SU SU894695084A patent/SU1732463A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 839063, кл. Н 03 К 23/00. 1979. Авторское свидетельство СССР № 1552371, кл. Н 03 К 23/00.1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0106499B1 (en) | Shift register delay circuit | |
US3838355A (en) | Binary coded digital frequency synthesis | |
CA2049225A1 (en) | Programmable frequency dividing apparatus | |
GB1517170A (en) | Method of producing pseudo-random binary signal sequences | |
EP0361806B1 (en) | Variable length time delay apparatus | |
SU1732463A1 (ru) | Устройство дл делени частоты с предварительным управл емым делением | |
US3600686A (en) | Binary pulse rate multipliers | |
EP0166705A3 (en) | A method for measuring of capacities, particular low ones | |
SU1552371A1 (ru) | Устройство дл делени частоты | |
SU1438006A1 (ru) | Устройство дл подсчета числа единиц двоичного кода по модулю К | |
SU1647878A1 (ru) | Селектор импульсов заданной длительности | |
SU1427574A1 (ru) | Устройство дл подсчета числа единиц двоичного кода по модулю К | |
SU1198509A1 (ru) | Устройство дл ранжировани чисел | |
SU839063A1 (ru) | Способ делени частоты с предвари-ТЕльНыМ упРАВл ЕМыМ дЕлЕНиЕМ иуСТРОйСТВО дл ЕгО ОСущЕСТВлЕНи | |
SU1328937A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU1109861A1 (ru) | Синтезатор частот | |
SU1042171A1 (ru) | Устройство дл контрол многоканальных импульсных последовательностей | |
SU1497744A1 (ru) | Счетчик импульсов | |
CA1199687A (en) | Bit generator having predetermined occurrence rate with predetermined bit distribution | |
SU1106012A1 (ru) | Преобразователь кода в суммарный интервал времени | |
SU976503A1 (ru) | Перестраиваемый делитель частоты | |
SU953703A2 (ru) | Многоканальный программируемый генератор импульсов | |
SU1257837A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU646325A1 (ru) | Устройство дл обмена информацией | |
SU966919A1 (ru) | Делитель частоты с переменным коэффициентом делени |