SU1552371A1 - Устройство дл делени частоты - Google Patents
Устройство дл делени частоты Download PDFInfo
- Publication number
- SU1552371A1 SU1552371A1 SU853881567A SU3881567A SU1552371A1 SU 1552371 A1 SU1552371 A1 SU 1552371A1 SU 853881567 A SU853881567 A SU 853881567A SU 3881567 A SU3881567 A SU 3881567A SU 1552371 A1 SU1552371 A1 SU 1552371A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- frequency
- divider
- multiplexer
- control inputs
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Изобретение относитс к радиотехнике и цифровой технике и может быть использовано в синтезаторах частот, частотомерах, а также в радиоэлектронной аппаратуре различного назначени . Цель изобретени - упрощение конструкции устройства дл делени частоты и расширение диапазона его коэффициентов делени в сторону максимума. Устройство дл делени частоты содержит блок предварительного управл емого делител , программируемый делитель частоты, счетчик этапов и мультиплексор, причем вход устройства соединен с информационным входом блока предварительного управл емого делител , управл ющие входы которого соединены с первыми N выходами счетчика этапов и с управл ющими входами мультиплексора, а выход подключен ко входу программируемого делител частоты, управл ющие входы которого соединены с выходами мультиплексора, а выход подключен к входу счетчика этапов, /N + 1/-й выход которого вл етс выходом устройства, а управл ющие входы устройства соединены с входами мультиплексора. Упрощение конструкции устройства и расширение диапазона коэффициентов делени устройства достигнуто за счет обеспечени параллельной работы блока предварительного управл емого делител и программируемого делител чаастоты под управлением сигналов счетчика этапов. 1 ил.
Description
делител , выход которого соединен с входом программируемого делител k частоты. Выход программируемого делител Ц частоты соединен с входом счетчика 5 этапов, N выходов которого соединены с входами N последовательно соединенных управл емых делителей 3 блока 2 предварительного управл емого делител и с управл ющими входами мультиплексора 6, (м+1)-й выход счетчика 5 этапов соединен с выходом 8 устройства, управл ющие входы 7 устройства соединены с информационными входами мультиплексора 6, выходы которого подключены к управл ющим входам программируемого делител частоты.
Устройство работает следующим образом .
При поступлении на вход 1 устройства сигналов входной частоты за цикл его работы на выходе 8 будет сформирован один импульс сигналов выходной частоты. Цикл работы устройства состоит не менее, чем из (N+1) последовательно выполн емых этапов. Если N 2, то число этапов равно трем, т.е. на первых двух выходах счетчика 5 этапов последовательно формируютс коды 00, 01 и 11. Пусть также коэффициенты делени управл емых делителей 3 частоты равны 10 и 11, причем сигнал логического О на их входах выбирает коэффициент делени , равный 11, а сигнал логической 1 - коэффициент , равный 10. Тогда общий коэффициент делени блока 2 предварительного управл емого делител будет при нахождении счетчика 5 этапов в состо ни х 00, 01, 11 равен соответственно 121, 110 и 100.
Поскольку число возможных состо ний счетчика 5 этапов выбрано равным трем, то в цикле работы устройства мультиплексор 6 должен передавать на управл ющие входы программируемого делител k частоты в общем случае три неодинаковых кода. Поэтому управл ющие входы 7 раздел ютс на три группы А, В и С, которые выбираютс соответственно кодами счетчика 5 этапов 00, 01 и 11.
Использование устройства дл делени частоты начинаетс с этапа предварительного расчета значений кодов А, В и С, необходимых дл получени заданного коэффициента делени всего устройства.
Пусть Кд - общий коэффициент делени устройства. Тогда должно выполн тьс равенство
КЛ
121А + 110В + ЮОС.
5
Из уравнени сно, что код А должен обеспечивать получение требуемого значени разр да единиц кода Кд.
Например, Кд 19999. Тогда код А может представл ть собой любое число Х9. Пусть А 89. Тогда 110В + ЮОС 9230. В этом случае В ХЗ (1 Х . 9). Положим, что В 3, тогда ЮОС 9800 и С 89.
Дл получени общего коэффициента делени устройства, равного 19999, А 89, В 3, С 89. Аналогично дл Кд, равного 19998, А 88, В 5, С 88; дл Кд, равного 19997, А 87, В 7, С 87 и т.д.
Счетчик 5 этапов можно выполнить на двоичном счетчике, например на счетчике на четыре. Тогда управл ющие входы 7 должны раздел тьс на четыре группы А, В1, В2 и С, а последовательно задаваемые коэффициенты блока 2 предварительного управл емого делител равны соответственно 121, 110, 110 и 100. Общий коэффициент делени устройства равен
Кд 121-А + 110-В1 + 110-В2 + ЮО-С.
В этом случае расчет значений коэффициентов производитс аналогично рассмотренному расчету с учетом равенства: В В1 + В2.
Управл емые делители 3 могут иметь и другие коэффициенты делени , например 9 и 10. Тогда коэффициент делени всего устройства определ етс по формуле
КА - 81
А + 90-В + ЮО-С,
а дл получени Кд, равного 19999, А 89, В 81, С 55; дл КА, равного 19998, А 88, В 83, С дл КА, равного 19997, А 87, В 85, С 53.
Дл приведенных примеров блок 2 предварительного управл емого делител содержит два управл емых делител 3, программируемый делитель Ц содержит два двоично-дес тичных счетчика , при этом возможно получение в
515
предложенном устройстве коэффициента делени , равного (при использовании трех этапов и коэффициентов делени управл емых делителей 3, рав- ных 10 и 11). Если же аналогичный расчет выполнить дл известного устройства , то оказываетс , что его максимальный коэффициент делени равен .9801. Таким образом, за счет обеспечени последовательной работы блока 2 предварительного управл емого делител и программируемого делител А частоты достигаетс расширение диапазона коэффициентов делени уст- ройства в сторону максимума при сохранении возможности задани коэффициентов делени устройства с единичным шагом.
В предложенном устройстве дл де- лени частоты присутствуют счетчик 5 этапов и мультиплексор 6, однако отсутствуют двоично-дес тичные счетчики число которых в известном устройстве равно числу управл емых делителей частоты. Допустим, что счетчик 5 этапов эквивалентен по затратам двоично- дес тичному счетчику известного устройства . Однако мультиплексор 6 предложенного устройства проще одного двоично-дес тичного счетчика, так что предложенное устройство проще известного.
Таким образом, технико-экономическое преимущество предложенного уст- ройства состоит в упрощении устройства дл делени частоты за счет исключени счетчиков управлени последовательно соединенными делител ми часто
716
ты и в увеличении диапазона коэффициентов делени в сторону максимума за счет организации последовательной работы предварительного управл емого делител и программируемого делител частоты.
Claims (1)
- Формула изобретениУстройство дл делени частоты, содержащее блок предварительного управл емого делител , программируемый делитель частоты, управл ющие входы, информационные вход и выход, причем вход устройства соединен с информационным входом блока предварительного управл емого делител , выход которого подключен к информационному входу программируемого делител частоты, отличающеес тем, что, с целью упрощени конструкции устройства и расширени диапазона его коэффициентов делени в сторону максимума, в его состав введены счетчик этапов и мультиплексор, причем управл ющие входы устройства соединены с информационными входами мультиплексора , выходы которого подключены к управл ющим входам программируемого делител частоты, выход которого соединен с входом счетчика этапов , N первых выходов которого соединены с управл ющими входами мультиплексора и с входами N последовательно соединенных управл емых делителей блока предварительного управл емого делител , а (Н+1)-й выход вл етс выходом устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853881567A SU1552371A1 (ru) | 1985-04-11 | 1985-04-11 | Устройство дл делени частоты |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853881567A SU1552371A1 (ru) | 1985-04-11 | 1985-04-11 | Устройство дл делени частоты |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1552371A1 true SU1552371A1 (ru) | 1990-03-23 |
Family
ID=21172147
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853881567A SU1552371A1 (ru) | 1985-04-11 | 1985-04-11 | Устройство дл делени частоты |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1552371A1 (ru) |
-
1985
- 1985-04-11 SU SU853881567A patent/SU1552371A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 839063, кл. Н 03 К 23/66, 1979. ( УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧАСТОТЫ * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4005479A (en) | Phase locked circuits | |
US4700350A (en) | Multiple phase CRC generator | |
EP0106499B1 (en) | Shift register delay circuit | |
US5195111A (en) | Programmable frequency dividing apparatus | |
US3212024A (en) | Measuring and testing circuit for frequency synthesizer | |
US3992635A (en) | N scale counter | |
US4514696A (en) | Numerically controlled oscillator | |
US4318046A (en) | Digital frequency divider | |
SU1552371A1 (ru) | Устройство дл делени частоты | |
JPS585540B2 (ja) | タジユウカカイロ | |
JPH1198007A (ja) | 分周回路 | |
SU1732463A1 (ru) | Устройство дл делени частоты с предварительным управл емым делением | |
KR200164990Y1 (ko) | 50% 듀티의 홀수분주기 | |
US3493965A (en) | Digital to synchro converter | |
JPH04117816A (ja) | 可変分周装置 | |
SU1150764A1 (ru) | Синтезатор частот | |
EP0168997A2 (en) | Accumulator arrangement | |
SU580647A1 (ru) | Делитель частоты с дробным коэффициентом делени | |
SU748878A1 (ru) | Распределитель импульсов | |
SU892441A1 (ru) | Цифровой делитель частоты с дробным коэффициентом делени | |
SU1418696A1 (ru) | Устройство дл реализации булевых функций | |
SU845292A1 (ru) | Делитель частоты импульсов | |
SU1596453A1 (ru) | Делитель частоты следовани импульсов | |
SU1211876A1 (ru) | Управл емый делитель частоты | |
SU1653154A1 (ru) | Делитель частоты |