JPS6030135B2 - Ｐｃｍ伝送装置のａ／ｄ・ｄ／ａ変換器 - Google Patents
Ｐｃｍ伝送装置のａ／ｄ・ｄ／ａ変換器Info
- Publication number
- JPS6030135B2 JPS6030135B2 JP54066121A JP6612179A JPS6030135B2 JP S6030135 B2 JPS6030135 B2 JP S6030135B2 JP 54066121 A JP54066121 A JP 54066121A JP 6612179 A JP6612179 A JP 6612179A JP S6030135 B2 JPS6030135 B2 JP S6030135B2
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- JP
- Japan
- Prior art keywords
- frequency
- clock
- pulse
- counter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はＰＣＭ伝送装置において各チャネル毎に設けら
れるＡ／Ｄ・Ｄ／Ａ変換器に関する。
れるＡ／Ｄ・Ｄ／Ａ変換器に関する。
音声信号をＰＣＭ符号のデジタル信号に変換すると共に
その逆変換を行うために各チャネル毎に設けられるＡ／
○・Ｄ／Ａ変換器においては、そのＡ／Ｄ・Ｄ／Ａ変換
のコーディングクロックとして各サンプリング周期、例
えば１２５仏Ｓの周期内に所定回数以上例えば１２回以
上発生する周波数を有する動作クロックを必要する。こ
の種の動作クロックを得る場合に従来は、Ａ／Ｄ・Ｄ／
Ａ変換の謙出し・書込みクロックを固定の分周比を有す
る分間器に印加せしめることにより論出し・書込みクロ
ックを固定分周することが最も一般的に行われていた。
その逆変換を行うために各チャネル毎に設けられるＡ／
○・Ｄ／Ａ変換器においては、そのＡ／Ｄ・Ｄ／Ａ変換
のコーディングクロックとして各サンプリング周期、例
えば１２５仏Ｓの周期内に所定回数以上例えば１２回以
上発生する周波数を有する動作クロックを必要する。こ
の種の動作クロックを得る場合に従来は、Ａ／Ｄ・Ｄ／
Ａ変換の謙出し・書込みクロックを固定の分周比を有す
る分間器に印加せしめることにより論出し・書込みクロ
ックを固定分周することが最も一般的に行われていた。
しかしながらこの方法によると、読出し・書込みクロッ
クの周波数と分周器の分周比とによって動作クロツクの
周波数が一義的に決まってしまうため、このＡ／Ｄ・Ｄ
／Ａ変換器を各種伝送装置に適用する場合の融通性が非
常に乏しくなる問題があった。また、サンプリング周期
をできるだけ有効に利用してＡ／Ｄ・Ｄ／Ａ変換を行お
うとしても動作クロックの周波数が上述の如く、講出し
・書込みクロツクの周波数と固定分周比とで定められて
しまうため満足できる結果を得ることが困難であった。
従来技術の上述の問題を解決するために、分周比が異な
る複数の分周器を用意し、これちを適宜選択的に切換え
て使用する方法も考えられるが、この方法によると、ハ
ードウェア量が増大し、また、分周器選択のための信号
が必要となり、構成が複雑となる問題がある。本発明は
従来技術の以上述べた問題点を解消することを目的とし
ており、この目的を達成する本発明の特徴は、内部動作
クロックに応じてアナログ信号及びＰＣＭ符号信号間の
Ａ／Ｄ・Ｄ／Ａ変換動作を行うＡ／○・Ｄ／Ａ変換動作
を有するＰＣＭ伝送装置において、外部より与えられる
該Ａ／Ｄ・Ｄ／Ａ変換動作部用の議出し及び書込みクロ
ックを分周せしめる第１の分周回路と、該第１の分周回
路より得られる第１の分周パルスを所定分周比で分周す
る第２の分周回路と、外部より与えられる変換周期指示
パルスと前記第２の分周回路より得られる第２の分周パ
ルスとの位相差を検出する位相比較回路と、該位相比較
回路で検出した位相差に応じて前記第１の分周回路の分
周比を変化せしめることにより前記位相差を所定範囲内
に制御せしめる回路とを備え、前記第１の分周パルスを
前記Ａ／Ｄ・Ｄ／Ａ変換動作部の前記内部動作クロック
として用いるようにしたことにある。
クの周波数と分周器の分周比とによって動作クロツクの
周波数が一義的に決まってしまうため、このＡ／Ｄ・Ｄ
／Ａ変換器を各種伝送装置に適用する場合の融通性が非
常に乏しくなる問題があった。また、サンプリング周期
をできるだけ有効に利用してＡ／Ｄ・Ｄ／Ａ変換を行お
うとしても動作クロックの周波数が上述の如く、講出し
・書込みクロツクの周波数と固定分周比とで定められて
しまうため満足できる結果を得ることが困難であった。
従来技術の上述の問題を解決するために、分周比が異な
る複数の分周器を用意し、これちを適宜選択的に切換え
て使用する方法も考えられるが、この方法によると、ハ
ードウェア量が増大し、また、分周器選択のための信号
が必要となり、構成が複雑となる問題がある。本発明は
従来技術の以上述べた問題点を解消することを目的とし
ており、この目的を達成する本発明の特徴は、内部動作
クロックに応じてアナログ信号及びＰＣＭ符号信号間の
Ａ／Ｄ・Ｄ／Ａ変換動作を行うＡ／○・Ｄ／Ａ変換動作
を有するＰＣＭ伝送装置において、外部より与えられる
該Ａ／Ｄ・Ｄ／Ａ変換動作部用の議出し及び書込みクロ
ックを分周せしめる第１の分周回路と、該第１の分周回
路より得られる第１の分周パルスを所定分周比で分周す
る第２の分周回路と、外部より与えられる変換周期指示
パルスと前記第２の分周回路より得られる第２の分周パ
ルスとの位相差を検出する位相比較回路と、該位相比較
回路で検出した位相差に応じて前記第１の分周回路の分
周比を変化せしめることにより前記位相差を所定範囲内
に制御せしめる回路とを備え、前記第１の分周パルスを
前記Ａ／Ｄ・Ｄ／Ａ変換動作部の前記内部動作クロック
として用いるようにしたことにある。
以下図面を用いて本発明を詳細に説明する。
第１図は本発明の一実施例のブ。ック図であり、同図に
おいて、１０は線１１を介して印加される音声信号等の
アナログ信号をＰＣＭコードに符号化し、その結果を入
出力レジスター２に並列的に送り出すと共に、入出力レ
ジスタ１２から印加されるＰＣＭ信号を復号化し、得ら
れたアナログ信号を線１３を介して送り出すＡ／○・Ｄ
／Ａ変換回路（符号化・復号化回路）である。入出力レ
ジスター２は、線１４を介して印加れる雛ＨＺのサンプ
リングパルス（変換周期指示パルス）と線１５を介して
印加される読出し・書込みパルスとに応じてＰＣＭコー
ドのデジタル信号を直列あるいは並直列変換すると共に
線１６を介してそのデジタル信号の送受を行うように構
成されている。Ａ／Ｄ・Ｄ／Ａ変換回路１川ま動作クロ
ック作成回路１７より線１８を介して印加される動作ク
ロックに応じてＡ／ＤあるいはＤ／Ａの変換動作を行う
。動作クロック作成回路１７は一種のデジタルＰＬＬ回
路であり、線１５を介して印加される議出し・書込みク
ロツクをクロツクとして用い、線１４を介して印加され
るサンプリングパルスを所定数だけ分周する回路である
。
おいて、１０は線１１を介して印加される音声信号等の
アナログ信号をＰＣＭコードに符号化し、その結果を入
出力レジスター２に並列的に送り出すと共に、入出力レ
ジスタ１２から印加されるＰＣＭ信号を復号化し、得ら
れたアナログ信号を線１３を介して送り出すＡ／○・Ｄ
／Ａ変換回路（符号化・復号化回路）である。入出力レ
ジスター２は、線１４を介して印加れる雛ＨＺのサンプ
リングパルス（変換周期指示パルス）と線１５を介して
印加される読出し・書込みパルスとに応じてＰＣＭコー
ドのデジタル信号を直列あるいは並直列変換すると共に
線１６を介してそのデジタル信号の送受を行うように構
成されている。Ａ／Ｄ・Ｄ／Ａ変換回路１川ま動作クロ
ック作成回路１７より線１８を介して印加される動作ク
ロックに応じてＡ／ＤあるいはＤ／Ａの変換動作を行う
。動作クロック作成回路１７は一種のデジタルＰＬＬ回
路であり、線１５を介して印加される議出し・書込みク
ロツクをクロツクとして用い、線１４を介して印加され
るサンプリングパルスを所定数だけ分周する回路である
。
以下この動作クロック作成回路１７について詳細に説明
する。カウンタ１９は、プリセツタブルのダウンカウン
タであり、アップダウンカウンタ２０から送り込まれる
数値を読出し・書込みクロックをクロックとして用いて
カウントダウンし、零時点でキヤリー出力を発生する。
このキャリー出力が最終的に勤作クロックとして線１８
を介してＡ／Ｄ・Ｄ／Ａ変換回路１川こ送り込まれるわ
けであるが、同時にこのキヤリー出力はカウンタ２１に
クロツクとして印加される。カウンタ２１はあらかじめ
定めた分周数に見合ったカウント数でキャリー出力を発
生するように構成されており、このキャリー出力によっ
てＲ一Ｓフリツプフロツプ２２がセットされる。このフ
リツプフロツプ２２はサンプリングパルスの立上りエッ
ジから所定クロック分だけ遅れて印加されるパルスの立
上りエッジによってリセットされ、そのＱ出力のレベル
に応じてアップダウンカウンタ２０のカウントアップ動
作、ダウン動作の切換えが行われる。アップダウンカゥ
ンタ２０の計数は、サンプリングパルスの立上りエッジ
から所定クロック分だけ遅れて印加されるパルスによっ
て行われる。Ｄ型フリップフロップ２３，２４，２５、
及び２６はサンプリングパルスの立上りエッジから所定
クロック分だムナ’頃次遅れて立上がる信号を形成する
ために設けられている。また、Ｄ型フリツプフロツプ２
７，２８，２９、及び３０、ナンドゲート３１、さらに
アンドゲート３２は位相ループ制御の安定化を計るため
の不感帯を形成する目的で設けられている。第２図は第
１図の動作クロック作成回路ＩＴの作動を説明するため
のタイムチャートであり、以下この図を併用して動作ク
ロックの形成される様子を説明する。第２図に示す例え
ば６４０ＫＨｚの論出し・書込みクロックａはカウンタ
ー９及びび○型フリップフ。ツプ２３，２４，２５及び
２６のクロック入力端子に印加されている。従って第２
図に示す例えば母ＫＨＺのサンプリングパルスｂがＤ型
フリツプフロップ２３の入力端子に印加されると、Ｄ型
フリツプフロツプ２３，２４，２５，２６の各出力端子
からは第２図に示すパルスｃ，ｄ，ｅ，ｆがそれぞれ順
次出力される。パルスｆがカウンタ１９のパラレルィネ
ーブル端子ＰＥに印加されると、カウンタ１９はアップ
ダウンカウンタ２０の出力データ例えば“５”に対する
データを受け取り、このデータを講出し・書込みクロッ
クａをクロックとしてカウントダウンする。従ってカウ
ンタ１９のキャリー出力は、この場合、議出し・書込み
クロックａを５分周したものとなり、仮にこの議出し・
書込みクロツクａの周波数を６４０ＫＨＺとすればキャ
リ‐出力は１２郷日２の周波数を有することになる。こ
のキヤリー出力はカウンタ２１において例えば１８分周
され、フリップフロツブ２２に印加される。カウンタ２
１のこの１６分周されたキャリ一出力がパルスｃ及びｅ
の立上り時点に対して時間的に早く現れるかあるいは遅
く現れるかさらにまた両パルスｃ及びｅの立上り時点の
間で現れるかによってアップダウンカゥンタ２０のカウ
ント動作がそれぞれ異なってくる。第２図の＆に示す如
く、カウンタ２１のキヤリー出力がパルスｃの立上り時
点よりも早く現れる場合、即ち、キヤリー出力乳の周波
数がサンプリングパルスｂの周波数より高い場合、Ｄ型
フリツプフロップ２７，２８のＱ出力はそれぞれ第２図
のｈ，，ｉ，の如くなり、アップダウンカウンタ２０の
クロックとして用いられるパルスｄの立上り時点で少な
くともパルスｈ，は“１”レベルとなる。従ってその場
合、アップダウンカウンタ２川まカウントアップ動作を
することになり、パルスｄに応じて１つづっカウントア
ップし、パルスｆに応じてその得られたデータカウンタ
１９に出力する。その結果、カウンタ１９はクロックａ
をより大きな分周数で分周することになり、カウンタ２
１のキャリー出力周波数が低減せしめられる。第２図の
段に示す如く、カウンタ２１のキヤリー出力がパルスｃ
とｅの立上り時点の間で発生する場合、Ｄ型フリツプフ
ロツプ２７，２８のＱ出力はそれぞれ第２図のｈ，，ｉ
２の如くなり、次のサンプリング周期においてそれぞれ
“０”，“１”のレベルとなる。その結果、Ｄ型フリツ
プフロツプ２９，３０のＱ，Ｑ出力が‘‘１”，‘‘１
”となり、ナンドゲート３１の出力は“０”となり、斯
くしてアンドゲート３２が閉成せしめられる。従ってパ
ルスｄがアップダウンカウンタ２川こ印加されず、周波
数の増減制御は行われない。即ち、この間は不感帯とし
て位相ループ制御が停止する。第２図のｇ３に示す如く
、カウンタ２１のキャリー出力パルスｅの立上り時点よ
り遅い時点で現われる場合即ちキャリー出力＆の周波数
がサンプリングパルスｂの周波数より低い場合、Ｄ型フ
リップフロツプ２７，２８のＱ出力はそれぞれ第２図の
ｈ３，ｉ３に示す如くなり、パルスｄの立上り時点で少
なくともパルスｈ３は“０”レベルを示すことになる。
従ってこの場合、アップダウンカウン夕２０はカウント
ダウン動作することになり、パルスｄに応じて１つつつ
カウントダウンし、パルスｆに応、じてその得られたデ
ータをカウンタ１９に出力する。その結果、カウンター
９の分周数が小さくなり、カウンタ２１のキャリー出力
の周波数が増大せしめられる。上述の如く、第１図の動
作クロツク作成回路１７では、サンプリングパルスｂの
周波数をカウンタ２１の分周数で定まる数だけ倍周した
周波数を有する動作クロックを、作成する際に位相ルー
プ制御によってカウンター９の分周数を増減制御せしめ
ることにより読出し・書込みクロックａから上記動作ク
ロックを作成している。
する。カウンタ１９は、プリセツタブルのダウンカウン
タであり、アップダウンカウンタ２０から送り込まれる
数値を読出し・書込みクロックをクロックとして用いて
カウントダウンし、零時点でキヤリー出力を発生する。
このキャリー出力が最終的に勤作クロックとして線１８
を介してＡ／Ｄ・Ｄ／Ａ変換回路１川こ送り込まれるわ
けであるが、同時にこのキヤリー出力はカウンタ２１に
クロツクとして印加される。カウンタ２１はあらかじめ
定めた分周数に見合ったカウント数でキャリー出力を発
生するように構成されており、このキャリー出力によっ
てＲ一Ｓフリツプフロツプ２２がセットされる。このフ
リツプフロツプ２２はサンプリングパルスの立上りエッ
ジから所定クロック分だけ遅れて印加されるパルスの立
上りエッジによってリセットされ、そのＱ出力のレベル
に応じてアップダウンカウンタ２０のカウントアップ動
作、ダウン動作の切換えが行われる。アップダウンカゥ
ンタ２０の計数は、サンプリングパルスの立上りエッジ
から所定クロック分だけ遅れて印加されるパルスによっ
て行われる。Ｄ型フリップフロップ２３，２４，２５、
及び２６はサンプリングパルスの立上りエッジから所定
クロック分だムナ’頃次遅れて立上がる信号を形成する
ために設けられている。また、Ｄ型フリツプフロツプ２
７，２８，２９、及び３０、ナンドゲート３１、さらに
アンドゲート３２は位相ループ制御の安定化を計るため
の不感帯を形成する目的で設けられている。第２図は第
１図の動作クロック作成回路ＩＴの作動を説明するため
のタイムチャートであり、以下この図を併用して動作ク
ロックの形成される様子を説明する。第２図に示す例え
ば６４０ＫＨｚの論出し・書込みクロックａはカウンタ
ー９及びび○型フリップフ。ツプ２３，２４，２５及び
２６のクロック入力端子に印加されている。従って第２
図に示す例えば母ＫＨＺのサンプリングパルスｂがＤ型
フリツプフロップ２３の入力端子に印加されると、Ｄ型
フリツプフロツプ２３，２４，２５，２６の各出力端子
からは第２図に示すパルスｃ，ｄ，ｅ，ｆがそれぞれ順
次出力される。パルスｆがカウンタ１９のパラレルィネ
ーブル端子ＰＥに印加されると、カウンタ１９はアップ
ダウンカウンタ２０の出力データ例えば“５”に対する
データを受け取り、このデータを講出し・書込みクロッ
クａをクロックとしてカウントダウンする。従ってカウ
ンタ１９のキャリー出力は、この場合、議出し・書込み
クロックａを５分周したものとなり、仮にこの議出し・
書込みクロツクａの周波数を６４０ＫＨＺとすればキャ
リ‐出力は１２郷日２の周波数を有することになる。こ
のキヤリー出力はカウンタ２１において例えば１８分周
され、フリップフロツブ２２に印加される。カウンタ２
１のこの１６分周されたキャリ一出力がパルスｃ及びｅ
の立上り時点に対して時間的に早く現れるかあるいは遅
く現れるかさらにまた両パルスｃ及びｅの立上り時点の
間で現れるかによってアップダウンカゥンタ２０のカウ
ント動作がそれぞれ異なってくる。第２図の＆に示す如
く、カウンタ２１のキヤリー出力がパルスｃの立上り時
点よりも早く現れる場合、即ち、キヤリー出力乳の周波
数がサンプリングパルスｂの周波数より高い場合、Ｄ型
フリツプフロップ２７，２８のＱ出力はそれぞれ第２図
のｈ，，ｉ，の如くなり、アップダウンカウンタ２０の
クロックとして用いられるパルスｄの立上り時点で少な
くともパルスｈ，は“１”レベルとなる。従ってその場
合、アップダウンカウンタ２川まカウントアップ動作を
することになり、パルスｄに応じて１つづっカウントア
ップし、パルスｆに応じてその得られたデータカウンタ
１９に出力する。その結果、カウンタ１９はクロックａ
をより大きな分周数で分周することになり、カウンタ２
１のキャリー出力周波数が低減せしめられる。第２図の
段に示す如く、カウンタ２１のキヤリー出力がパルスｃ
とｅの立上り時点の間で発生する場合、Ｄ型フリツプフ
ロツプ２７，２８のＱ出力はそれぞれ第２図のｈ，，ｉ
２の如くなり、次のサンプリング周期においてそれぞれ
“０”，“１”のレベルとなる。その結果、Ｄ型フリツ
プフロツプ２９，３０のＱ，Ｑ出力が‘‘１”，‘‘１
”となり、ナンドゲート３１の出力は“０”となり、斯
くしてアンドゲート３２が閉成せしめられる。従ってパ
ルスｄがアップダウンカウンタ２川こ印加されず、周波
数の増減制御は行われない。即ち、この間は不感帯とし
て位相ループ制御が停止する。第２図のｇ３に示す如く
、カウンタ２１のキャリー出力パルスｅの立上り時点よ
り遅い時点で現われる場合即ちキャリー出力＆の周波数
がサンプリングパルスｂの周波数より低い場合、Ｄ型フ
リップフロツプ２７，２８のＱ出力はそれぞれ第２図の
ｈ３，ｉ３に示す如くなり、パルスｄの立上り時点で少
なくともパルスｈ３は“０”レベルを示すことになる。
従ってこの場合、アップダウンカウン夕２０はカウント
ダウン動作することになり、パルスｄに応じて１つつつ
カウントダウンし、パルスｆに応、じてその得られたデ
ータをカウンタ１９に出力する。その結果、カウンター
９の分周数が小さくなり、カウンタ２１のキャリー出力
の周波数が増大せしめられる。上述の如く、第１図の動
作クロツク作成回路１７では、サンプリングパルスｂの
周波数をカウンタ２１の分周数で定まる数だけ倍周した
周波数を有する動作クロックを、作成する際に位相ルー
プ制御によってカウンター９の分周数を増減制御せしめ
ることにより読出し・書込みクロックａから上記動作ク
ロックを作成している。
従って、読出し・書込みクロックａが任意の周波数で与
えられた場合にも、Ａ／Ｄ・Ｄ／Ａ変換用の動作クロッ
クはサンプリングパルスの周波数に対して所定の倍周比
を有する周波数に常に自動的に制御せしめられる。従っ
てサンプリング周期を最大限に有効に利用してＡ／Ｄ・
Ｄ／Ａ変換を行うことができ、また、読出し・書込みク
ロックの周波数がいかなる値をとる伝送装置に対しても
共通に適用することができる。以上詳細に説明したよう
に、本発明のＡ／Ｄ・Ｄ／Ａ変換器は、各種伝送装置へ
の適用の融通性が非常に大きく、また、サンプリング周
期を最大限に有効に利用してＡ／Ｄ・Ｄ／Ａ変換するこ
とを可能としている。
えられた場合にも、Ａ／Ｄ・Ｄ／Ａ変換用の動作クロッ
クはサンプリングパルスの周波数に対して所定の倍周比
を有する周波数に常に自動的に制御せしめられる。従っ
てサンプリング周期を最大限に有効に利用してＡ／Ｄ・
Ｄ／Ａ変換を行うことができ、また、読出し・書込みク
ロックの周波数がいかなる値をとる伝送装置に対しても
共通に適用することができる。以上詳細に説明したよう
に、本発明のＡ／Ｄ・Ｄ／Ａ変換器は、各種伝送装置へ
の適用の融通性が非常に大きく、また、サンプリング周
期を最大限に有効に利用してＡ／Ｄ・Ｄ／Ａ変換するこ
とを可能としている。
さらにまた、ハードウェア量が少なく、構成が非常に簡
単であるという利点をも有している。
単であるという利点をも有している。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例のタイムチャートである。 １０…・・・Ａ／Ｄ・Ｄ／Ａ変換回路、１２・・・・・
・入出力レジスタ、１７…・・・動作クロツク作成回路
、１９，２１……カウンタ、２０……アップダウンカウ
ンタ、２２……Ｒ−Ｓフリツプフロツプ、２３，２４，
２５，２６，２７，２８，２９，３０・・・…Ｄ型フリ
ップフロップ、３１・・・・・・ナンドゲート、３２…
…アンドゲート。 第１図 第２図
図の実施例のタイムチャートである。 １０…・・・Ａ／Ｄ・Ｄ／Ａ変換回路、１２・・・・・
・入出力レジスタ、１７…・・・動作クロツク作成回路
、１９，２１……カウンタ、２０……アップダウンカウ
ンタ、２２……Ｒ−Ｓフリツプフロツプ、２３，２４，
２５，２６，２７，２８，２９，３０・・・…Ｄ型フリ
ップフロップ、３１・・・・・・ナンドゲート、３２…
…アンドゲート。 第１図 第２図
Claims (1)
- １ 内部動作クロツクに応じてアナログ信号及びＰＣＭ
符号信号間のＡ／Ｄ・Ｄ／Ａ変換動作を行うＡ／Ｄ・Ｄ
／Ａ変換動作部を有するＰＣＭ伝送装置において、外部
より与えられる該Ａ／Ｄ・Ｄ／Ａ変換動作部用の読出し
及び書込みクロツクを分周せしめる第１の分周回路と、
該第１の分周回路より得られる第１の分周パルスを所定
分周比で分周する第２の分周回路と、外部より与えられ
る変換周期指示パルスと前記第２の分周回路より得られ
る第２の分周パルスとの位相差を検出する位相比較回路
と、該位相比較回路で検出した位相差に応じて前記第１
の分周回路の分周比を変化せしめることにより前記位相
差を所定範囲内に制御せしめる回路とを備え、前記第１
の分周パルスを前記Ａ／Ｄ・Ｄ／Ａ変換動作部の前記内
部動作クロツクとして用いるようにしたことを特徴とす
るＰＣＭ伝送装置のＡ／Ｄ・Ｄ／Ａ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54066121A JPS6030135B2 (ja) | 1979-05-30 | 1979-05-30 | Ｐｃｍ伝送装置のａ／ｄ・ｄ／ａ変換器 |
| DE8080301662T DE3064523D1 (en) | 1979-05-30 | 1980-05-20 | Encoder/decoder circuit |
| EP80301662A EP0020079B1 (en) | 1979-05-30 | 1980-05-20 | Encoder/decoder circuit |
| US06/152,556 US4346476A (en) | 1979-05-30 | 1980-05-23 | A/D, D/A Converter for PCM transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54066121A JPS6030135B2 (ja) | 1979-05-30 | 1979-05-30 | Ｐｃｍ伝送装置のａ／ｄ・ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55158746A JPS55158746A (en) | 1980-12-10 |
| JPS6030135B2 true JPS6030135B2 (ja) | 1985-07-15 |
Family
ID=13306721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54066121A Expired JPS6030135B2 (ja) | 1979-05-30 | 1979-05-30 | Ｐｃｍ伝送装置のａ／ｄ・ｄ／ａ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4346476A (ja) |
| EP (1) | EP0020079B1 (ja) |
| JP (1) | JPS6030135B2 (ja) |
| DE (1) | DE3064523D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2766083B2 (ja) * | 1991-01-22 | 1998-06-18 | 日本電気アイシーマイコンシステム株式会社 | コーデック |
| US5479439A (en) * | 1991-04-16 | 1995-12-26 | Adtran | Analog service channel port for digital interface |
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