JPS6030136B2 - Ａ／ｄ・ｄ／ａ変換器 - Google Patents
Ａ／ｄ・ｄ／ａ変換器Info
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- JPS6030136B2 JPS6030136B2 JP54139337A JP13933779A JPS6030136B2 JP S6030136 B2 JPS6030136 B2 JP S6030136B2 JP 54139337 A JP54139337 A JP 54139337A JP 13933779 A JP13933779 A JP 13933779A JP S6030136 B2 JPS6030136 B2 JP S6030136B2
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- Japan
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- pulse
- clock
- phase difference
- counter
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/044—Sample and hold circuits
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はＡ／Ｄ・Ｄ／Ａ変換器、特にＰＣＭ伝送装置に
おいて各チャネル毎にあるいは複数チャネル毎に共通に
設けられるＡ／Ｄ・Ｄ／Ａ変換器に関する。
おいて各チャネル毎にあるいは複数チャネル毎に共通に
設けられるＡ／Ｄ・Ｄ／Ａ変換器に関する。
音声信号をＰＣＭ符号のデジタル信号に変換すると共に
その逆変換を行うために各チャネル毎に設けられるＡ／
Ｄ・Ｄ／Ａ変換器においては、そのＡ／Ｄ・Ｄ／Ａ変換
のコーディングクロックとして各サンプリング周期、例
えば１２５仏ｓの周期内に所定回数以上例えば１２回以
上発生する周波数を有する動作クロックを必要する。
その逆変換を行うために各チャネル毎に設けられるＡ／
Ｄ・Ｄ／Ａ変換器においては、そのＡ／Ｄ・Ｄ／Ａ変換
のコーディングクロックとして各サンプリング周期、例
えば１２５仏ｓの周期内に所定回数以上例えば１２回以
上発生する周波数を有する動作クロックを必要する。
この種の動作クロックを得る場合、従来は、Ａ／Ｄ・Ｄ
／Ａ変換の議出し・書込みクロックを固定の分周比を有
する分周器に印加せしめてて得ることが最も一般的であ
った。
／Ａ変換の議出し・書込みクロックを固定の分周比を有
する分周器に印加せしめてて得ることが最も一般的であ
った。
しかしながら、この方法によると、議出し・書込みクロ
ックの周波数と分周器の分周比とによって動作クロック
の周波数が一義的に決まってしまい、従ってこの種の従
来のＡ／Ｄ・Ｄ／Ａ変換器を各種伝送装置に適用する場
合にその融通性が非常に乏しいという問題があった。さ
らに、サンプリング周期をできるだけ有効に利用してＡ
／Ｄ・Ｄ／Ａ変換を行おうとしても動作クロックの周波
数が、上述の如く、任意に設定できないため、満足でき
る有効利用が行なえない問題もあった。従来技術の上述
の問題を解決するために、分周比が異なる複数の分周器
を用意し、これらを適宜選択的に切換えて使用する方法
も考えられるが、この方法によると、ハードウェア量が
増大し、また、分周器選択のための信号が必要となり、
構成が複雑となる問題がある。
ックの周波数と分周器の分周比とによって動作クロック
の周波数が一義的に決まってしまい、従ってこの種の従
来のＡ／Ｄ・Ｄ／Ａ変換器を各種伝送装置に適用する場
合にその融通性が非常に乏しいという問題があった。さ
らに、サンプリング周期をできるだけ有効に利用してＡ
／Ｄ・Ｄ／Ａ変換を行おうとしても動作クロックの周波
数が、上述の如く、任意に設定できないため、満足でき
る有効利用が行なえない問題もあった。従来技術の上述
の問題を解決するために、分周比が異なる複数の分周器
を用意し、これらを適宜選択的に切換えて使用する方法
も考えられるが、この方法によると、ハードウェア量が
増大し、また、分周器選択のための信号が必要となり、
構成が複雑となる問題がある。
本発明は従来技術の以上述べた問題点を解消することを
目的としており、この目的を達成する本発明の特徴は、
内部動作クロックに応じてアナログ信号及びデジタル符
号信号間のＡ／Ｄ・Ｄ／Ａ変換動作を行うＡ／Ｄ・Ｄ／
Ａ変換器において、所定周波数の基本パルスを発生する
少なくとも１つの発振回路と、該基本パルスを分周する
分周手段と、該分周手段より得られる分周パルスと外部
より与えられる変換周期指示パルスとの位相差を検出す
る位相差検出回路と、譲位相差検出回路によって検出さ
れる位相差に応じて前記分周手段の分筒程度を変化せし
めることにより前記位相差を所定範囲内に制御せしめる
回路とを備え、前記分周パルスを前記Ａ／Ｄ・Ｄ／Ａ変
換動作の動作クロツクとして用いることにある。
目的としており、この目的を達成する本発明の特徴は、
内部動作クロックに応じてアナログ信号及びデジタル符
号信号間のＡ／Ｄ・Ｄ／Ａ変換動作を行うＡ／Ｄ・Ｄ／
Ａ変換器において、所定周波数の基本パルスを発生する
少なくとも１つの発振回路と、該基本パルスを分周する
分周手段と、該分周手段より得られる分周パルスと外部
より与えられる変換周期指示パルスとの位相差を検出す
る位相差検出回路と、譲位相差検出回路によって検出さ
れる位相差に応じて前記分周手段の分筒程度を変化せし
めることにより前記位相差を所定範囲内に制御せしめる
回路とを備え、前記分周パルスを前記Ａ／Ｄ・Ｄ／Ａ変
換動作の動作クロツクとして用いることにある。
ただし、本明細書における分周手段とは、パルスの周波
数を与えられた分周比（分周程度）に応じて等分する通
常の分周回路の他に、パルスを与えられた間引き率（分
周程度）に応じて間歌的に消去する間引き回路を一例と
するいわゆるディジタルＰＬＬ回路をも包含している。
数を与えられた分周比（分周程度）に応じて等分する通
常の分周回路の他に、パルスを与えられた間引き率（分
周程度）に応じて間歌的に消去する間引き回路を一例と
するいわゆるディジタルＰＬＬ回路をも包含している。
以下図面を用いて本発明を詳細に説明する。第１図は本
発明の一実施例のブロック図であり、同図において、１
は線２を介して印加される音声信号等のアナログ信号を
ＰＣＭコード‘こ符号化し、その結果を入出力レジスタ
３に並列的に送り出すと共に、入出力レジスタ３から印
加されるＰＣＭ信号を復号化し、得られたアナログ信号
を線４を介して送り出すＡ／Ｄ・Ｄ／Ａ変換部（符号化
・復号化回路）である。入出力レジスタ３は、線５を介
して印加される秋ＫＨＺのサンプリングパルス（変換周
期指示パルス）と線６を介して印加される講出し・書込
みパルスとに応じてＰＣＭコードのデジタル信号を直列
あるいは並直列変換すると共に線７を介してそのデジタ
ル信号の送受を行うＪうに構成されている。Ａ／○・Ｄ
／Ａ変換部‘は動作クロック作成部８より線９を介して
印加される動作クロックに応じてＡ／ＤあるいはＤ／Ａ
の変換動作を行う。動作クロック作成部８は一種のデジ
タルＰＬＬ回路であり、線１０を介して発振回路１１よ
り印加される所定の周波数の基本クロックパルスをクロ
ックとして用い、線５を介して印加されるサンプリング
パルスを設定数だけ分周する回路である。
発明の一実施例のブロック図であり、同図において、１
は線２を介して印加される音声信号等のアナログ信号を
ＰＣＭコード‘こ符号化し、その結果を入出力レジスタ
３に並列的に送り出すと共に、入出力レジスタ３から印
加されるＰＣＭ信号を復号化し、得られたアナログ信号
を線４を介して送り出すＡ／Ｄ・Ｄ／Ａ変換部（符号化
・復号化回路）である。入出力レジスタ３は、線５を介
して印加される秋ＫＨＺのサンプリングパルス（変換周
期指示パルス）と線６を介して印加される講出し・書込
みパルスとに応じてＰＣＭコードのデジタル信号を直列
あるいは並直列変換すると共に線７を介してそのデジタ
ル信号の送受を行うＪうに構成されている。Ａ／○・Ｄ
／Ａ変換部‘は動作クロック作成部８より線９を介して
印加される動作クロックに応じてＡ／ＤあるいはＤ／Ａ
の変換動作を行う。動作クロック作成部８は一種のデジ
タルＰＬＬ回路であり、線１０を介して発振回路１１よ
り印加される所定の周波数の基本クロックパルスをクロ
ックとして用い、線５を介して印加されるサンプリング
パルスを設定数だけ分周する回路である。
即ち、この動作クロック作成部８は発振回路１１より印
加される基本クロックバルスを分周する分周回路１２と
、線１３を介して出力される分周回路１２の第１の出力
パルスと線５を介して印加されるサンプリングパルスと
の位相差に応じた信号を発生する位相差検出回路１４と
、この位相差検出回路１４の出力信号に応じて分周回路
１２の可変分周部の分周比を制御し、線９を介して出力
される分周回路１２の第２の出力パルスがサンプリング
パルスを所望数だけ分周したパルス、即ち動作クロック
、となるようにする制御信号発生回路１５とを備えてい
る。分周回路１２は上述の可変分周部の他に固定分周部
とを備えており、この固定分周部の分周比はサンプリン
グパルスの所望の分周数に応じて選定される。前述の第
２の出力パルスは可変分周部より出力される。前述の第
１の出力パルスは第２の出力パルスを固定分周部に印加
せしめて固定分周することにより得られる。第２図は上
述の動作クロック作成部８を詳細に示すブロック図であ
る。第１図における分周回路１２は第２図のダウンカウ
ンター９及びカウンタ２１から構成され、第１図の位相
差検出回路１４は第２図のＲ−Ｓ型フリップフロップ２
２及びＤ型フリッブフロップ２７，２８，２９，３０等
から主に構成され、第１図の制御信号発生回路１５は主
に第２図のアップダウンカウンタ２０から構成される。
第２図において、ダウンカウンタ１９はプリセツタブル
のダウンカウンタであり、アップダウンカウンタ２０か
ら送り込まれる数値を線１０を介して発振回路１１（第
１図）から送り込まれる基本ク。
加される基本クロックバルスを分周する分周回路１２と
、線１３を介して出力される分周回路１２の第１の出力
パルスと線５を介して印加されるサンプリングパルスと
の位相差に応じた信号を発生する位相差検出回路１４と
、この位相差検出回路１４の出力信号に応じて分周回路
１２の可変分周部の分周比を制御し、線９を介して出力
される分周回路１２の第２の出力パルスがサンプリング
パルスを所望数だけ分周したパルス、即ち動作クロック
、となるようにする制御信号発生回路１５とを備えてい
る。分周回路１２は上述の可変分周部の他に固定分周部
とを備えており、この固定分周部の分周比はサンプリン
グパルスの所望の分周数に応じて選定される。前述の第
２の出力パルスは可変分周部より出力される。前述の第
１の出力パルスは第２の出力パルスを固定分周部に印加
せしめて固定分周することにより得られる。第２図は上
述の動作クロック作成部８を詳細に示すブロック図であ
る。第１図における分周回路１２は第２図のダウンカウ
ンター９及びカウンタ２１から構成され、第１図の位相
差検出回路１４は第２図のＲ−Ｓ型フリップフロップ２
２及びＤ型フリッブフロップ２７，２８，２９，３０等
から主に構成され、第１図の制御信号発生回路１５は主
に第２図のアップダウンカウンタ２０から構成される。
第２図において、ダウンカウンタ１９はプリセツタブル
のダウンカウンタであり、アップダウンカウンタ２０か
ら送り込まれる数値を線１０を介して発振回路１１（第
１図）から送り込まれる基本ク。
ツクパルスによってカウントダウンし、その数値が零と
なった時点でキャリー出力を発生する。このキャリー出
力が最終的に動作クロックとして線９を介してＡ／Ｄ・
Ｄ／Ａ変換部１に送り込まれるわけであるが、同時にこ
のキヤリー出力はカウンタ２１にクロツクとして印加さ
れる。カウンタ２１はあらかじめ定めた分周数に見合っ
たカウント数でキャリー出力を発生するように構成され
ており、このキヤＩＪー出力によってＲ−Ｓ型フリツプ
フロツプ２２がセットされる。このフリツプフロツプ２
２はサンプリングパルスの立上りエッジから所定クロッ
ク分だけ遅れて印加されるパルスの立上りエッジによっ
てリセットされ、そのＱ出力のレベルに応じてアップダ
ウンカウンタ２０のカウントアップ動作、ダウン動作の
切換えが行われる。アップダウンカウンタ２０の計数は
、サンプリングパルスの立上りエッジから所定クロツク
分だけ遅れて印加されるパルスによって行われる。Ｄ型
フリップフロップ２３，２４，２５、及び２６はサンプ
リングパルスの立上りエッジから所定クロック分だけ順
次遅れて立上がる信号を形成するために設けられている
。また、Ｄ型フリップフロツプ２７，２８，２９、及び
３０、ナンドゲート３１、さらにアンドゲート３２は位
相ループ制御の安定化を計るための不惑帯を形成する目
的で設けられている。第３図は第２図の動作クロック作
成部８の作動を説明するためのタイムチャートであり、
以下この図を併用して動作クロックの形成される様子を
説明する。第３図に示す例えば６４０ｋＨＺの基本クロ
ックａは、カウンタ１９及びＤ型フリツプフロップ２３
，２４，２５及び２６のクロック入力端子に印加されて
いる。従って第３図に示す例えば８ｋＨＺのサンプリン
グパルスｂがＤ型フリツプフロップ２３の入力端子に印
加されると、Ｏ型フリップフロップ２３，２４，２５，
２６の各出力端子からは第３図に示すパルスｃ，ｄ，ｅ
，ｆがそれぞれ順次出力される。パルスｆがカウンタ１
９のパラレルィネーブル端子ＰＥに印加されると、カウ
ン夕１９はアップダウンカウンタ２０の出力データ例え
ば“５”に対応するデータを受け取り、このデータを発
振回路１１より送り込まれる基本クロックａをクロック
としてカウントダウンする。従ってカウンタ１９のキャ
リー出力は、この場合、基本クロックａを５分周したも
のとなり、仮にこの基本クロックａの周波数を６４０ｋ
ＨＺとすればキャリー出力は１２桝ＨＺの周波数を有す
ることになる。このキヤリー出力はカウンタ２１におい
て例えば１６分周され、フリツプフロツプ２２に印加さ
れる。カウンタ２１のこの１８分周されたキャリー出力
がパルスｃ及びｅの立上り時点に対して時間的に早く現
れるかあるいは遅く現れるかさらにまた両パルスｃ及び
ｅの立上り時点の間で現れるかによってアップダウンカ
ゥンタ２０のカウント動作がそれぞれ異なってくる。第
３図の９に示す如く、カウン夕２１のキャリー出力がパ
ルスｃの立上り時点よりも早く現れる場合、即ち、キャ
リー出力９の周波数がサンプリングパルスｂの周波数よ
り高い場合、Ｄ型フリップフロップ２７，２８のＱ出力
はそれぞれ第３図のｈ，，ｉ，の如くなり、アップダウ
ンカウンタ２０のクロツクとして用いられるパルスｄの
立上り時点で少なくともパルスｈ，は“１”レベルとな
る。従ってその場合、アップダウンカウンタ２川まカウ
ントアップ動作をすることになり、パルスｄに応じて１
つづつカウントアップし、パルスｆに応じてその得られ
たデータをカウンター９に出力する。その結果、カウン
タ１９は基本クロックａをより大きな分周数で分周する
ことになり、カウンタ２１のキャリー出力周波数が低減
せしめられる。第３図の鞍に示す如く、カウンタ２１の
キャリー出力がパルスｃとｅの立上り時点の間で発生す
る場合、Ｄ型フリップフロツプ２７，２８のＱ出力はそ
れぞれ第３図のｈ２，ｉ２の如くなり、次のサンプリン
グ周期においてそれぞれ“０”，“１”のレベルとなる
。その結果、Ｄ型フリップフロップ２９，３０のＱ，Ｑ
出力が“１”，‘‘１”となり、ナンドゲート３１の出
力は“０”となり、斯くしてアンドゲート３２が閉成せ
しめられる。従ってパルスｄがアップダウンカウンタ２
０に印加されず、周波数の増減制御は行われない。即ち
、この間は不感帯として位相ループ制御が停止する。第
３図のｇ３に示す如く、カウンタ２１のキヤリー出力パ
ルスｅの立上り時点より遅い時点で現われる場合、即ち
キャリー出力軸の周波数がサンプリングパルスｂの周波
数より低い場合、Ｄ型フリップフロップ２７，２８のＱ
出力はそれぞれ第３図のｈ３，ｉ３に示す如くなり、パ
ルスｄの立上り時点で少なくともパルスｈ３は“０”レ
ベルを示すことになる。従ってこの場合、アップダウン
カウンタ２０はカウントダウン動作することになり、パ
ルスｄに応じて１つづつカウントダウンし、パルスｆに
応じてその得られたデータをカウンタ１９に出力する。
その結果、カウンター９の分周数が少なくなり、カゥン
タ２１のキャリ−出力の周波数が増大せしめられる。上
述の如く、第２図の動作クロック作成部８では、サンプ
リングパルスｂの周波数をカウンタ２１の分周数で定ま
る数だけ情周した周波数を有する動作クロックを、作成
する際に、発振回路１１より印加される基本クロツクａ
をクロツクとして用いて位相ループ制御を行っている。
なった時点でキャリー出力を発生する。このキャリー出
力が最終的に動作クロックとして線９を介してＡ／Ｄ・
Ｄ／Ａ変換部１に送り込まれるわけであるが、同時にこ
のキヤリー出力はカウンタ２１にクロツクとして印加さ
れる。カウンタ２１はあらかじめ定めた分周数に見合っ
たカウント数でキャリー出力を発生するように構成され
ており、このキヤＩＪー出力によってＲ−Ｓ型フリツプ
フロツプ２２がセットされる。このフリツプフロツプ２
２はサンプリングパルスの立上りエッジから所定クロッ
ク分だけ遅れて印加されるパルスの立上りエッジによっ
てリセットされ、そのＱ出力のレベルに応じてアップダ
ウンカウンタ２０のカウントアップ動作、ダウン動作の
切換えが行われる。アップダウンカウンタ２０の計数は
、サンプリングパルスの立上りエッジから所定クロツク
分だけ遅れて印加されるパルスによって行われる。Ｄ型
フリップフロップ２３，２４，２５、及び２６はサンプ
リングパルスの立上りエッジから所定クロック分だけ順
次遅れて立上がる信号を形成するために設けられている
。また、Ｄ型フリップフロツプ２７，２８，２９、及び
３０、ナンドゲート３１、さらにアンドゲート３２は位
相ループ制御の安定化を計るための不惑帯を形成する目
的で設けられている。第３図は第２図の動作クロック作
成部８の作動を説明するためのタイムチャートであり、
以下この図を併用して動作クロックの形成される様子を
説明する。第３図に示す例えば６４０ｋＨＺの基本クロ
ックａは、カウンタ１９及びＤ型フリツプフロップ２３
，２４，２５及び２６のクロック入力端子に印加されて
いる。従って第３図に示す例えば８ｋＨＺのサンプリン
グパルスｂがＤ型フリツプフロップ２３の入力端子に印
加されると、Ｏ型フリップフロップ２３，２４，２５，
２６の各出力端子からは第３図に示すパルスｃ，ｄ，ｅ
，ｆがそれぞれ順次出力される。パルスｆがカウンタ１
９のパラレルィネーブル端子ＰＥに印加されると、カウ
ン夕１９はアップダウンカウンタ２０の出力データ例え
ば“５”に対応するデータを受け取り、このデータを発
振回路１１より送り込まれる基本クロックａをクロック
としてカウントダウンする。従ってカウンタ１９のキャ
リー出力は、この場合、基本クロックａを５分周したも
のとなり、仮にこの基本クロックａの周波数を６４０ｋ
ＨＺとすればキャリー出力は１２桝ＨＺの周波数を有す
ることになる。このキヤリー出力はカウンタ２１におい
て例えば１６分周され、フリツプフロツプ２２に印加さ
れる。カウンタ２１のこの１８分周されたキャリー出力
がパルスｃ及びｅの立上り時点に対して時間的に早く現
れるかあるいは遅く現れるかさらにまた両パルスｃ及び
ｅの立上り時点の間で現れるかによってアップダウンカ
ゥンタ２０のカウント動作がそれぞれ異なってくる。第
３図の９に示す如く、カウン夕２１のキャリー出力がパ
ルスｃの立上り時点よりも早く現れる場合、即ち、キャ
リー出力９の周波数がサンプリングパルスｂの周波数よ
り高い場合、Ｄ型フリップフロップ２７，２８のＱ出力
はそれぞれ第３図のｈ，，ｉ，の如くなり、アップダウ
ンカウンタ２０のクロツクとして用いられるパルスｄの
立上り時点で少なくともパルスｈ，は“１”レベルとな
る。従ってその場合、アップダウンカウンタ２川まカウ
ントアップ動作をすることになり、パルスｄに応じて１
つづつカウントアップし、パルスｆに応じてその得られ
たデータをカウンター９に出力する。その結果、カウン
タ１９は基本クロックａをより大きな分周数で分周する
ことになり、カウンタ２１のキャリー出力周波数が低減
せしめられる。第３図の鞍に示す如く、カウンタ２１の
キャリー出力がパルスｃとｅの立上り時点の間で発生す
る場合、Ｄ型フリップフロツプ２７，２８のＱ出力はそ
れぞれ第３図のｈ２，ｉ２の如くなり、次のサンプリン
グ周期においてそれぞれ“０”，“１”のレベルとなる
。その結果、Ｄ型フリップフロップ２９，３０のＱ，Ｑ
出力が“１”，‘‘１”となり、ナンドゲート３１の出
力は“０”となり、斯くしてアンドゲート３２が閉成せ
しめられる。従ってパルスｄがアップダウンカウンタ２
０に印加されず、周波数の増減制御は行われない。即ち
、この間は不感帯として位相ループ制御が停止する。第
３図のｇ３に示す如く、カウンタ２１のキヤリー出力パ
ルスｅの立上り時点より遅い時点で現われる場合、即ち
キャリー出力軸の周波数がサンプリングパルスｂの周波
数より低い場合、Ｄ型フリップフロップ２７，２８のＱ
出力はそれぞれ第３図のｈ３，ｉ３に示す如くなり、パ
ルスｄの立上り時点で少なくともパルスｈ３は“０”レ
ベルを示すことになる。従ってこの場合、アップダウン
カウンタ２０はカウントダウン動作することになり、パ
ルスｄに応じて１つづつカウントダウンし、パルスｆに
応じてその得られたデータをカウンタ１９に出力する。
その結果、カウンター９の分周数が少なくなり、カゥン
タ２１のキャリ−出力の周波数が増大せしめられる。上
述の如く、第２図の動作クロック作成部８では、サンプ
リングパルスｂの周波数をカウンタ２１の分周数で定ま
る数だけ情周した周波数を有する動作クロックを、作成
する際に、発振回路１１より印加される基本クロツクａ
をクロツクとして用いて位相ループ制御を行っている。
従ってＡ／Ｄ・Ｄ／Ａ変換用の動作クロックの周波数は
、サンプリングパルスの周波数に対して、カウンタ２１
の分周数によって定まる所定の倍周比を有する値に常に
自動的に制御せしめられる。従って、サンプリング周期
を最大限に有効に利用してＡ／Ｄ・Ｄ／Ａ変換を行うこ
とができる。また、サンプリングパルスの周波数と前述
のカウンタの分周比とで動作クロックの周波数が設定さ
れるため、各種の伝送装置に対して共通に適用すること
ができる。さらに、位相ループ制御のクロックが発振回
路より印加される一定の周波数の基本クロックであるた
め、カウンター９の分周数の切換え制御動作が頻繁に行
われることがなくなり、動作クロックの周波数の安定度
も向上する。また、基本クロックの周波数を比較的高い
値、例えば２〜４ＭＨＺ程度に設定することもでき、こ
れによって動作クロックの周波数の精度及び安定度を向
上させることも可能となる。以上詳細に説明したように
、本発明のＡ／○・Ｄ／Ａ変換器は、各種伝送装置への
適用の融通性が非常に大きく、また、サンプリング周期
を最大限に有効に利用してＡ／Ｄ・Ｄ／Ａ変換すること
を可能としている。
、サンプリングパルスの周波数に対して、カウンタ２１
の分周数によって定まる所定の倍周比を有する値に常に
自動的に制御せしめられる。従って、サンプリング周期
を最大限に有効に利用してＡ／Ｄ・Ｄ／Ａ変換を行うこ
とができる。また、サンプリングパルスの周波数と前述
のカウンタの分周比とで動作クロックの周波数が設定さ
れるため、各種の伝送装置に対して共通に適用すること
ができる。さらに、位相ループ制御のクロックが発振回
路より印加される一定の周波数の基本クロックであるた
め、カウンター９の分周数の切換え制御動作が頻繁に行
われることがなくなり、動作クロックの周波数の安定度
も向上する。また、基本クロックの周波数を比較的高い
値、例えば２〜４ＭＨＺ程度に設定することもでき、こ
れによって動作クロックの周波数の精度及び安定度を向
上させることも可能となる。以上詳細に説明したように
、本発明のＡ／○・Ｄ／Ａ変換器は、各種伝送装置への
適用の融通性が非常に大きく、また、サンプリング周期
を最大限に有効に利用してＡ／Ｄ・Ｄ／Ａ変換すること
を可能としている。
さらにまた、ハードウェア量が少なく、構成が非常に簡
単であるという利点をも有している。さらに、動作クロ
ツクの周波数の精度及び安定度を向上させることができ
る利点をも有している。以上の説明はＰＣＭ伝送装置を
例に詳細に述べたが、本発明はこれに限るものではなく
、データ収集システム、各種制御系のＡ／Ｄ・Ｄ／Ａセ
クションなどの工業用、装機用にも適用できることはい
うまでもない。
単であるという利点をも有している。さらに、動作クロ
ツクの周波数の精度及び安定度を向上させることができ
る利点をも有している。以上の説明はＰＣＭ伝送装置を
例に詳細に述べたが、本発明はこれに限るものではなく
、データ収集システム、各種制御系のＡ／Ｄ・Ｄ／Ａセ
クションなどの工業用、装機用にも適用できることはい
うまでもない。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作クロック作成部の詳細なブロック図、第３図は
第２図の回路のタイムチャートである。 １・・・・・・Ａ／Ｄ・Ｄ／Ａ変換部、３・・・・・・
入出力レジスタ、８・・・・・・動作クロック作成部、
１１・・・・・・発振回路、１２・・・・・・分周回路
、１４・・・・・・位相差検出回路、１５・・・・・・
制御信号発生回路、１９，２１・・・…力ウンタ、２０
……アップダウンカウンタ、２２……Ｒ−Ｓ型フリツプ
フ。 ツプ、２３，２４，２５，２６，２７，２８，２９，３
０……Ｄ型フリツプフロツプ、３１・・・・・・ナンド
ゲート、３２……アンドゲート。第１図 第２図 第３図
図の動作クロック作成部の詳細なブロック図、第３図は
第２図の回路のタイムチャートである。 １・・・・・・Ａ／Ｄ・Ｄ／Ａ変換部、３・・・・・・
入出力レジスタ、８・・・・・・動作クロック作成部、
１１・・・・・・発振回路、１２・・・・・・分周回路
、１４・・・・・・位相差検出回路、１５・・・・・・
制御信号発生回路、１９，２１・・・…力ウンタ、２０
……アップダウンカウンタ、２２……Ｒ−Ｓ型フリツプ
フ。 ツプ、２３，２４，２５，２６，２７，２８，２９，３
０……Ｄ型フリツプフロツプ、３１・・・・・・ナンド
ゲート、３２……アンドゲート。第１図 第２図 第３図
Claims (1)
- １ 内部動作クロツクに応じてアナログ信号及びデイジ
タル符号信号間のＡ／Ｄ・Ｄ／Ａ変換動作を行うＡ／Ｄ
・Ｄ／Ａ変換器において、所定周波数の基本パルスを発
生する少なくとも１つの発振回路と、該基本パルスを分
周する分周手段と、該分周手段より得られる分周パルス
と外部より与えられる変換周期指示パルスとの位相差を
検出する位相差検出回路と、該位相差検出回路によつて
検出される検出される位相差に応じて前記分周手段の分
周程度を変化せしめることにより前記位相差を所定範囲
内に制御せしめる回路とを備え、前記分周パルスを前記
Ａ／Ｄ・Ｄ／Ａ変換動作の動作クロツクとして用いるこ
とを特徴とするＡ／Ｄ・Ｄ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54139337A JPS6030136B2 (ja) | 1979-10-30 | 1979-10-30 | Ａ／ｄ・ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54139337A JPS6030136B2 (ja) | 1979-10-30 | 1979-10-30 | Ａ／ｄ・ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5664533A JPS5664533A (en) | 1981-06-01 |
| JPS6030136B2 true JPS6030136B2 (ja) | 1985-07-15 |
Family
ID=15242969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54139337A Expired JPS6030136B2 (ja) | 1979-10-30 | 1979-10-30 | Ａ／ｄ・ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030136B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153549A (ja) * | 1986-08-21 | 1988-06-25 | Fuji Photo Film Co Ltd | 画像記録装置 |
-
1979
- 1979-10-30 JP JP54139337A patent/JPS6030136B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153549A (ja) * | 1986-08-21 | 1988-06-25 | Fuji Photo Film Co Ltd | 画像記録装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5664533A (en) | 1981-06-01 |
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