JPS6335016A - １．５３６ＭＨｚクロツク発生回路 - Google Patents
１．５３６ＭＨｚクロツク発生回路Info
- Publication number
- JPS6335016A JPS6335016A JP61179284A JP17928486A JPS6335016A JP S6335016 A JPS6335016 A JP S6335016A JP 61179284 A JP61179284 A JP 61179284A JP 17928486 A JP17928486 A JP 17928486A JP S6335016 A JPS6335016 A JP S6335016A
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- Japan
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- frequency division
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- clock signal
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Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は１．５３６ＭＨｚクロック発生回路に関し、特
に３２．７６８ＨＨ７のクロック信号を分周することに
よりこの３２．７６８ＭＨｚのクロック信号に同期した
１、５３６ＭＨｚのクロック信号を発生するクロック信
号発生回路に関する。
に３２．７６８ＨＨ７のクロック信号を分周することに
よりこの３２．７６８ＭＨｚのクロック信号に同期した
１、５３６ＭＨｚのクロック信号を発生するクロック信
号発生回路に関する。
従来技術
従来のこの種のクロック発生回路は、３２．７６８Ｈ１
１２のクロック信号を別に設けたＶＣＯ（電圧制御発１
辰器）の発振出力信号と位相比較し、この比較出力に応
じて当該ＶＣＯを制御するようにしたいわゆるＰＬＬ
（フェイズロックドループ）回路構成の装置が用いられ
る。従って、アナログ回路を含むことになり、よって調
整が必要でありかつ頻雑であることやＩＣ化が困難であ
るために部品点数が増大して回路の小型化が図れない等
の欠点がある。
１２のクロック信号を別に設けたＶＣＯ（電圧制御発１
辰器）の発振出力信号と位相比較し、この比較出力に応
じて当該ＶＣＯを制御するようにしたいわゆるＰＬＬ
（フェイズロックドループ）回路構成の装置が用いられ
る。従って、アナログ回路を含むことになり、よって調
整が必要でありかつ頻雑であることやＩＣ化が困難であ
るために部品点数が増大して回路の小型化が図れない等
の欠点がある。
発明の目的
本発明はこの様な従来のものの欠点を解決すべくなされ
たものであり、その目的とするところは、ディジタル的
構成とすることにより全回路のＩＣ化を図って小型化、
低コスト化及び低消費電力化を可能とした１、５３６Ｈ
ｌｌｚクロック発生回路を提供することにある。
たものであり、その目的とするところは、ディジタル的
構成とすることにより全回路のＩＣ化を図って小型化、
低コスト化及び低消費電力化を可能とした１、５３６Ｈ
ｌｌｚクロック発生回路を提供することにある。
発明の構成
本発明によれば、３２．７６８ＭＨｚのクロック信号に
同期した １．５３６８Ｈ２のクロック信号を発生する
１、 ５３６ＭＨｚクロック発生回路であって、前記３
２．７６８ＨＨ２のクロック信号を入力として制御デー
タ入力に応じて分周値が１７２１か１７２２のいずれか
に変化自在な分周器と、前記分周器を構成するカウンタ
の計数内容に応じて前記分周器のための前記制御データ
を発生する制御データ発生手段とを含むことを特徴とす
るクロック発生回路が得られる。
同期した １．５３６８Ｈ２のクロック信号を発生する
１、 ５３６ＭＨｚクロック発生回路であって、前記３
２．７６８ＨＨ２のクロック信号を入力として制御デー
タ入力に応じて分周値が１７２１か１７２２のいずれか
に変化自在な分周器と、前記分周器を構成するカウンタ
の計数内容に応じて前記分周器のための前記制御データ
を発生する制御データ発生手段とを含むことを特徴とす
るクロック発生回路が得られる。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例のブロック図である。
３２、７６８ＨＩＩｚのクロック信号はカウンター、２
のクロック（ＧＫ）入力となっており、このカウンタ１
．２は４ヒツトデータ入力（Ｄ −０３）に応じて夫
々分周値が制御自在な分周器であり、いわゆるシンクロ
ナス型４ビツトカウンタを使用する。
のクロック（ＧＫ）入力となっており、このカウンタ１
．２は４ヒツトデータ入力（Ｄ −０３）に応じて夫
々分周値が制御自在な分周器であり、いわゆるシンクロ
ナス型４ビツトカウンタを使用する。
カウンター、２の計８ビットの制御データ入力のうち、
カウンターのり、Ｄ３及びカウンタ２のＤ、Ｄ２．Ｄ３
の５ビツトはすべて高レベルに固定されており、カウン
ターのＤ２及びカウンタ２のり。の２ビツトは低レベル
に固定されている。
カウンターのり、Ｄ３及びカウンタ２のＤ、Ｄ２．Ｄ３
の５ビツトはすべて高レベルに固定されており、カウン
ターのＤ２及びカウンタ２のり。の２ビツトは低レベル
に固定されている。
そして、残りの１ビツトであるカウンターのり。
が後述する４ビツトカウンタ３の出力により制御される
ようになっており、この１ビツトＤ。が“０″のときに
はカウンター、２は１／２２の分周を行い、“１″のと
きには１／２１０分局を行うよう制御されるものである
。
ようになっており、この１ビツトＤ。が“０″のときに
はカウンター、２は１／２２の分周を行い、“１″のと
きには１／２１０分局を行うよう制御されるものである
。
カウンターのイネーブル端子ＥＰ、ＥＴ及びリセット端
子は＋５■にプルアップされており、カウンターの４ビ
ット出力Ｑｏ−０３のうち３ビットＱ、Ｑ、Ｑ３は３人
力ナンドゲート５の３人力となっている。また、カウン
ターの２ビットＱ、Ｑ３は２人力ナンドゲート６の２人
力となっており、カウンタ２のＱｏはインバータ９を介
して２人力ナンドゲートフの１人力となっている。
子は＋５■にプルアップされており、カウンターの４ビ
ット出力Ｑｏ−０３のうち３ビットＱ、Ｑ、Ｑ３は３人
力ナンドゲート５の３人力となっている。また、カウン
ターの２ビットＱ、Ｑ３は２人力ナンドゲート６の２人
力となっており、カウンタ２のＱｏはインバータ９を介
して２人力ナンドゲートフの１人力となっている。
このアンドゲート７の他人力にはカウンターの０３が印
加されており、ゲート５．６．７の各出力が３人カッア
ゲート８の３人力となる。そして、このノアゲート８の
出力がラッチ用のＤＦＦ （デイレイドフリップフロッ
プ）４のデータ入力となっている。
加されており、ゲート５．６．７の各出力が３人カッア
ゲート８の３人力となる。そして、このノアゲート８の
出力がラッチ用のＤＦＦ （デイレイドフリップフロッ
プ）４のデータ入力となっている。
このＤＦＦ４のラッチクロック入力ＧＫには、３２、７
６８ＭＨｚのクロック信号が印加されており、このクロ
ック信号に同期してノアゲート８の出力がこのラッチ４
へ取込まれラッチされる。このラッチ出力Ｑが目的とす
る１、５３６ＭＨｚクロック信号となるのである。
６８ＭＨｚのクロック信号が印加されており、このクロ
ック信号に同期してノアゲート８の出力がこのラッチ４
へ取込まれラッチされる。このラッチ出力Ｑが目的とす
る１、５３６ＭＨｚクロック信号となるのである。
カウンタ２のイネーブル端子ＥＰとリセット端子とは＋
５■にプルアップされており、他のイネーブル端子ＥＴ
にはカウンタ１のリツブルキャリイＲＣが印加されてい
る。カウンタ１のリップルキャリイＲＣとカウンタ２の
Ｑｏとは２人力ナンドゲート１０の２人力となり、この
アンドゲート１０の出力とリセット信号とが２人カッア
ゲート１１の２人力となっている。このノアゲート１１
の出力はカウンタ１，２のロード端子へ供給されている
。
５■にプルアップされており、他のイネーブル端子ＥＴ
にはカウンタ１のリツブルキャリイＲＣが印加されてい
る。カウンタ１のリップルキャリイＲＣとカウンタ２の
Ｑｏとは２人力ナンドゲート１０の２人力となり、この
アンドゲート１０の出力とリセット信号とが２人カッア
ゲート１１の２人力となっている。このノアゲート１１
の出力はカウンタ１，２のロード端子へ供給されている
。
一方、シンクロナス型４ビツトカウンタ３が設けられて
おり、その４ビツトのデータ入力り。〜Ｄ のうち、Ｄ
、Ｄｌの２ビツトは低レベルに固定され、他の０２．０
３の２ビツトは高レベルに固定されている。そのロード
端子にはリセット信号がインバーター２を介して印加さ
れている。
おり、その４ビツトのデータ入力り。〜Ｄ のうち、Ｄ
、Ｄｌの２ビツトは低レベルに固定され、他の０２．０
３の２ビツトは高レベルに固定されている。そのロード
端子にはリセット信号がインバーター２を介して印加さ
れている。
そのクロック入力ＣＫには３２．７６８ＭＨｚのクロッ
ク信号が印加されており、そのイネーブル端子ＥＰ及び
ＥＴはアンドゲート１０の出力が用いられている。よっ
てこのカウンタ３は、カウンターのキャリイ出力ＲＣと
カウンタ２のＱ。出力の論理積条件が成立したときに、
３２．７６８ＭＨｚに同期して１つだけカウントアツプ
を行うように動作する。
ク信号が印加されており、そのイネーブル端子ＥＰ及び
ＥＴはアンドゲート１０の出力が用いられている。よっ
てこのカウンタ３は、カウンターのキャリイ出力ＲＣと
カウンタ２のＱ。出力の論理積条件が成立したときに、
３２．７６８ＭＨｚに同期して１つだけカウントアツプ
を行うように動作する。
カウンタ３の２ビツトのＱ、Ｑｌの出力は２人力ナンド
ゲート１４の２人力となっており、ナントゲート１４の
出力はカウンタ３のリセット人力となっている。よって
、カウンタ３の出力内容は１０進表示で（０，１，２）
、（０，１，２＞の繰返しとなり、カウンタ３の出力Ｑ
１を反転するためのインバーター３の出力は、（１，１
，Ｏ）、（１，１，０）の繰返しとなる。このインバー
夕１３の繰返し出力がカウンタ１のデータＤ。の入力と
なるので、カウンタ１，２の分周値は（１／２１、１／
２１．１／２２） 、 （１／２１．１／２１．１／
２２）と繰返し制御されるよう動作するのである。
ゲート１４の２人力となっており、ナントゲート１４の
出力はカウンタ３のリセット人力となっている。よって
、カウンタ３の出力内容は１０進表示で（０，１，２）
、（０，１，２＞の繰返しとなり、カウンタ３の出力Ｑ
１を反転するためのインバーター３の出力は、（１，１
，Ｏ）、（１，１，０）の繰返しとなる。このインバー
夕１３の繰返し出力がカウンタ１のデータＤ。の入力と
なるので、カウンタ１，２の分周値は（１／２１、１／
２１．１／２２） 、 （１／２１．１／２１．１／
２２）と繰返し制御されるよう動作するのである。
ここで、３２．７６８ＭＨｚ ÷１．５３６８Ｈ７＝２
１．３３ ・Ｔ’あることから、３回に２回は１７２１
分周とし、残り１回は１７２２分周、とし、この分周パ
ターンを周期的に制御すれば、３２．７６８ＨＨｚのク
ロック信号を得ることができることになる。この原理を
用いて実現したのが上述した第１図の回路であり、その
各部動作波形が第２図に示されている。第２図の最下行
に示す如く、ノアゲート８の出力において、３回に２回
は３２．７６８ＨＨｚを１／２１分周したパルスと、３
回に１回は１７２２分周したパルスとが得られる。
１．３３ ・Ｔ’あることから、３回に２回は１７２１
分周とし、残り１回は１７２２分周、とし、この分周パ
ターンを周期的に制御すれば、３２．７６８ＨＨｚのク
ロック信号を得ることができることになる。この原理を
用いて実現したのが上述した第１図の回路であり、その
各部動作波形が第２図に示されている。第２図の最下行
に示す如く、ノアゲート８の出力において、３回に２回
は３２．７６８ＨＨｚを１／２１分周したパルスと、３
回に１回は１７２２分周したパルスとが得られる。
そして、各ゲート５〜８からなるゲート回路において、
１７２１分周の場合はハイレベルのパルス幅とローレベ
ルのパルス幅との比が１１対１０となる様に、１７２２
分周の場合は当該比が１対１となる様にカウンタ１，２
の出力をデコードして１．５３６８Ｈ２クロック信号を
生成する様にしている。
１７２１分周の場合はハイレベルのパルス幅とローレベ
ルのパルス幅との比が１１対１０となる様に、１７２２
分周の場合は当該比が１対１となる様にカウンタ１，２
の出力をデコードして１．５３６８Ｈ２クロック信号を
生成する様にしている。
発明の効果
叙上の如く、本発明によれば、すべての回路要素をディ
ジタル化しているので、安価な汎用ＩＣにて構成するこ
とができ、小型化、低価格化及び低消費電力化が可能と
なるという効果がある。
ジタル化しているので、安価な汎用ＩＣにて構成するこ
とができ、小型化、低価格化及び低消費電力化が可能と
なるという効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの各部動作波形の１例を示す図である。 主要部分の符号の説明 １．２．３・・・・・・カウンタ回路 ４・・・・・・ラッチ回路
のブロックの各部動作波形の１例を示す図である。 主要部分の符号の説明 １．２．３・・・・・・カウンタ回路 ４・・・・・・ラッチ回路
Claims (1)
- ３２．７６８ＭＨｚのクロック信号に同期した１．５３
６ＭＨｚのクロック信号を発生する１．５３６ＭＨｚク
ロック発生回路であって、前記３２．７６８ＭＨｚのク
ロック信号を入力として制御データ入力に応じて分周値
が１／２１か１／２２のいずれかに変化自在な分周器と
、前記分周器を構成するカウンタの計数内容に応じて前
記分周器のための前記制御データを発生する制御データ
発生手段とを含むことを特徴とするクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179284A JPS6335016A (ja) | 1986-07-30 | 1986-07-30 | １．５３６ＭＨｚクロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179284A JPS6335016A (ja) | 1986-07-30 | 1986-07-30 | １．５３６ＭＨｚクロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6335016A true JPS6335016A (ja) | 1988-02-15 |
Family
ID=16063140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179284A Pending JPS6335016A (ja) | 1986-07-30 | 1986-07-30 | １．５３６ＭＨｚクロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6335016A (ja) |
-
1986
- 1986-07-30 JP JP61179284A patent/JPS6335016A/ja active Pending
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